JPS60189558A - アドレス情報出力方式 - Google Patents
アドレス情報出力方式Info
- Publication number
- JPS60189558A JPS60189558A JP4503684A JP4503684A JPS60189558A JP S60189558 A JPS60189558 A JP S60189558A JP 4503684 A JP4503684 A JP 4503684A JP 4503684 A JP4503684 A JP 4503684A JP S60189558 A JPS60189558 A JP S60189558A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- bus
- data bus
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
げ〕 発明の技術分野
本発明は、共通パス方式のデータ処”理装置に関する。
幹】 従来技術と問題点
共通バス方式のデータ処理装置においては、アドレスバ
ス、データバスに複数の装置が接続され、プロセッサと
各装置の間等で情報の授受が行なわれるようにされてい
る０ここで、プロセッサとして、マイクロプロセッサが
使用される場合、従来多くのマイクロプロセッサでに、
ピン数の制限等の理由によジ、アドレスおよびデータを
時分割で出力し、最初に出力するアドレスを外部でラッ
チする方式が多用されてきた。このアドレス時分割方式
に、アドレスラッチのための時間的ロスが大きいため、
最近のプロセッサではビン数を多くして直接、アドレス
全出力するものも出てきている。
ス、データバスに複数の装置が接続され、プロセッサと
各装置の間等で情報の授受が行なわれるようにされてい
る０ここで、プロセッサとして、マイクロプロセッサが
使用される場合、従来多くのマイクロプロセッサでに、
ピン数の制限等の理由によジ、アドレスおよびデータを
時分割で出力し、最初に出力するアドレスを外部でラッ
チする方式が多用されてきた。このアドレス時分割方式
に、アドレスラッチのための時間的ロスが大きいため、
最近のプロセッサではビン数を多くして直接、アドレス
全出力するものも出てきている。
しかしながら、直接アドレス出力方式は、そのままでに
、従来のアドレス時分割方式をとるバスには接続できず
、さらに、バスアンプ等を介して外部増設キャビネット
等にバスを拡張する場合、アドレスバス、データバスの
両バス全引き出さねばならず、信号線数が増加するとい
う問題点がある。
、従来のアドレス時分割方式をとるバスには接続できず
、さらに、バスアンプ等を介して外部増設キャビネット
等にバスを拡張する場合、アドレスバス、データバスの
両バス全引き出さねばならず、信号線数が増加するとい
う問題点がある。
ｅｌ 発明の目的
不発明は上記問題点を解決し、プロセッサを含む内部ア
ドレス空間アクセス時には高速動作を可能にし、外部ア
ドレス空間アクセス時には既存の時分割方式のバスへ接
続可能なようにすること全目的としている。
ドレス空間アクセス時には高速動作を可能にし、外部ア
ドレス空間アクセス時には既存の時分割方式のバスへ接
続可能なようにすること全目的としている。
に）発明の構成
上記目的全達成するために不発明に、プロセッサを含む
第１の装置と、該第１の装置とに別にもうけられ上記プ
ロセッサからアクセスされる第２の装置とｔ−ｉするデ
ータ処理装置において、上記第１の装ｗＬＰ３に、当該
比１の装置内のデータバス上にもうけられる出力データ
バラフッ手段と、当該比１の装置内のアドレスバス上の
データを上記データバス上であって上記出力データバッ
ファ手段の出力側に送出するゲート手段と、上記出力デ
ータバッファ手段およびゲート手段音制御する制御信号
を発生する制御信号発生手段と金そなえるとともに、上
記第１の装置内のアドレスバスとデータバスの内、デー
タバスのみ上記ｉ２の装置内のデータバスに接続し、さ
らに、上記第２の装置内に、当該比２の装置内のデータ
バス上のデータ全２ツチし当該比２の装置内のアドレス
バスに送出するアドレスラッチ手段をそなえ、上記プロ
セッサが上記第１の装置内の回路部にアクセスする際に
は当該比１の装置内のアドレスおよびデータバスに同時
にアドレス情報およびデータ情報全送出し、上記プロセ
ッサが上記第２の装置にアクセスする際には上記第１の
装置内のアドレスバス上のアドレス情報を上記ゲート手
段を介して上記第１の装置内のデータバス上に送出し、
しかる後、上記第１の装置内のデータバス上にデータ情
報を送出し、上記第２の装置においては上記第１の装置
ｉｔから送出されてくるアドレス情報を上記アドレスラ
ッチ手段にて保持するようｍ成したことを特徴とする。
第１の装置と、該第１の装置とに別にもうけられ上記プ
ロセッサからアクセスされる第２の装置とｔ−ｉするデ
ータ処理装置において、上記第１の装ｗＬＰ３に、当該
比１の装置内のデータバス上にもうけられる出力データ
バラフッ手段と、当該比１の装置内のアドレスバス上の
データを上記データバス上であって上記出力データバッ
ファ手段の出力側に送出するゲート手段と、上記出力デ
ータバッファ手段およびゲート手段音制御する制御信号
を発生する制御信号発生手段と金そなえるとともに、上
記第１の装置内のアドレスバスとデータバスの内、デー
タバスのみ上記ｉ２の装置内のデータバスに接続し、さ
らに、上記第２の装置内に、当該比２の装置内のデータ
バス上のデータ全２ツチし当該比２の装置内のアドレス
バスに送出するアドレスラッチ手段をそなえ、上記プロ
セッサが上記第１の装置内の回路部にアクセスする際に
は当該比１の装置内のアドレスおよびデータバスに同時
にアドレス情報およびデータ情報全送出し、上記プロセ
ッサが上記第２の装置にアクセスする際には上記第１の
装置内のアドレスバス上のアドレス情報を上記ゲート手
段を介して上記第１の装置内のデータバス上に送出し、
しかる後、上記第１の装置内のデータバス上にデータ情
報を送出し、上記第２の装置においては上記第１の装置
ｉｔから送出されてくるアドレス情報を上記アドレスラ
ッチ手段にて保持するようｍ成したことを特徴とする。
（ホ）発明の実施例
第１図は従来のアドレス時分割方式の一般的構成を示す
図であル、図中、１はプロセッサ（ＣＰＵ ）、２はラ
ッチ、３１：［、データバス、４はアドレスバス、５に
アドレスヌトロープ（ＡＬＥ）信号線、６はデータスト
ローブ信号線である。纂２図は、第１図図示従来例のタ
イムチャー１示す図である。このようなアドレス時分割
方式では、データバス３上にまずアドレス情報を送出し
、アドレスストローブ信号でラッチ２に該アドレス情報
をセットせしめ、次に、データバス３上にデータ情報を
送出し、データストローブ信号のタイミングで相手装置
にデータを読取らせるようにすや。
図であル、図中、１はプロセッサ（ＣＰＵ ）、２はラ
ッチ、３１：［、データバス、４はアドレスバス、５に
アドレスヌトロープ（ＡＬＥ）信号線、６はデータスト
ローブ信号線である。纂２図は、第１図図示従来例のタ
イムチャー１示す図である。このようなアドレス時分割
方式では、データバス３上にまずアドレス情報を送出し
、アドレスストローブ信号でラッチ２に該アドレス情報
をセットせしめ、次に、データバス３上にデータ情報を
送出し、データストローブ信号のタイミングで相手装置
にデータを読取らせるようにすや。
次に、第３図は不発明の１実施例のデータ処理装置のブ
ロック図でおり、図中、ｌＯはプロセッサ（ＣＰＵ）、
１１〜１４はデータバス、１５．１６はアドレスバス、
１７ｉゲ一ト回路、１ｓｒｃ出力デ一タバツ７７回路、
１９．２０はバスアンプ回路、２１Ｕデコ一ド回路、２
，２はアドレスストローブ信号（ＡＬＥ）線、２３はデ
ータストローブ信号線、２４はアドレスラッチ回路、２
５は基本装置、２６は外部装置、ＢＡＥにゲート制御信
号、ＢＥは出力データバッファ制御信号である。
ロック図でおり、図中、ｌＯはプロセッサ（ＣＰＵ）、
１１〜１４はデータバス、１５．１６はアドレスバス、
１７ｉゲ一ト回路、１ｓｒｃ出力デ一タバツ７７回路、
１９．２０はバスアンプ回路、２１Ｕデコ一ド回路、２
，２はアドレスストローブ信号（ＡＬＥ）線、２３はデ
ータストローブ信号線、２４はアドレスラッチ回路、２
５は基本装置、２６は外部装置、ＢＡＥにゲート制御信
号、ＢＥは出力データバッファ制御信号である。
第４図は、実施例における基本！！装２５内アクセス時
、すなわち内部アドレス空間アクセス時のタイムチャー
ト、第５図は実施例における外部装置２６へのアクセス
時すなわち、外部アドレス空間アクセス時のタイムチャ
ートである。
、すなわち内部アドレス空間アクセス時のタイムチャー
ト、第５図は実施例における外部装置２６へのアクセス
時すなわち、外部アドレス空間アクセス時のタイムチャ
ートである。
以下に実施例の動作を説明する。
まず、内部アドレス空間アクセス時にはゲート制御信号
ＢＡＥは一０〃であり、ゲート回路１７は閉じたままの
状態とされる。そしてデータバス１１゜アドレスバス１
５には同時に情報が出力される０このとき、出力データ
バッファ制御信号ＢＥｆｌｓｓ ｌ ／／とされており
、データバス１１上のデータ情報はそのままデータバス
１１ンに送出される。これにより、アドレスバス１５お
よびデータバス１２に接続されている図示しない内部回
路部は、同時にアドレス情報、データ情報を受取ｐｍ安
の動作全実行していく。
ＢＡＥは一０〃であり、ゲート回路１７は閉じたままの
状態とされる。そしてデータバス１１゜アドレスバス１
５には同時に情報が出力される０このとき、出力データ
バッファ制御信号ＢＥｆｌｓｓ ｌ ／／とされており
、データバス１１上のデータ情報はそのままデータバス
１１ンに送出される。これにより、アドレスバス１５お
よびデータバス１２に接続されている図示しない内部回
路部は、同時にアドレス情報、データ情報を受取ｐｍ安
の動作全実行していく。
次に外部アドレス空間アクセス時には最初の一定期間だ
け、ゲート制御信号ＢＡＥ力心ｌ〃となりゲート回路１
７を開状態とする。これにより、アドレス１５上のアド
レス情報がゲート回路１７’ｔ−介してデータバス１２
上に送出される。なお、このとき出力データバッ７ア制
御信号ＢＥはｖｌＱＪＩとなっているため出力データパ
ラフッ回路１８は閉状態とされており、データバス１１
上の情報がデータバス１２側に送出されることはない。
け、ゲート制御信号ＢＡＥ力心ｌ〃となりゲート回路１
７を開状態とする。これにより、アドレス１５上のアド
レス情報がゲート回路１７’ｔ−介してデータバス１２
上に送出される。なお、このとき出力データバッ７ア制
御信号ＢＥはｖｌＱＪＩとなっているため出力データパ
ラフッ回路１８は閉状態とされており、データバス１１
上の情報がデータバス１２側に送出されることはない。
データに送出される。さらにゲート制御信号ＢＡ然力聾
１〃となっている期間にアドレスストローブ信号（Ａ−
ＬＥ）が外部装置２６内のアドレスラッチ回路２４に送
出され、このアドレスストローブ信号（ＡＬＥＪのタイ
ミングでデータバス１４上のアドレス情報がアドレスラ
ッチ回路２４にセットされる。そして、アドレスラッチ
回路２４にセットされたアドレス情報が外部装置２６の
アドレス１６上に送出される。ゲート制御信号ＢＡＥは
一定期胸俊、ＮＯ〃となり次に出力データバｙ７７制御
倍号ＢＥがＮ１〃となる。このため回＊１７に閉状態、
出力データバス１１ンｗｒ１８は開状態となり、データ
バス１１ン 上のデータ情報がデータバス１２、バスアップ回路１９
．２０ｉ介して、外部装置２６のデータバス１４に送出
される。このデータ情報は、出力データバック７制御信
号ＢＥがＳＳ ｌ ／／となった後に出力されるｆ−タ
ストロープ信号により、外部装置２６円の図示しない回
路部に取込まれる。
１〃となっている期間にアドレスストローブ信号（Ａ−
ＬＥ）が外部装置２６内のアドレスラッチ回路２４に送
出され、このアドレスストローブ信号（ＡＬＥＪのタイ
ミングでデータバス１４上のアドレス情報がアドレスラ
ッチ回路２４にセットされる。そして、アドレスラッチ
回路２４にセットされたアドレス情報が外部装置２６の
アドレス１６上に送出される。ゲート制御信号ＢＡＥは
一定期胸俊、ＮＯ〃となり次に出力データバｙ７７制御
倍号ＢＥがＮ１〃となる。このため回＊１７に閉状態、
出力データバス１１ンｗｒ１８は開状態となり、データ
バス１１ン 上のデータ情報がデータバス１２、バスアップ回路１９
．２０ｉ介して、外部装置２６のデータバス１４に送出
される。このデータ情報は、出力データバック７制御信
号ＢＥがＳＳ ｌ ／／となった後に出力されるｆ−タ
ストロープ信号により、外部装置２６円の図示しない回
路部に取込まれる。
以上のように内部アトＬ／７鼠向）／−一・・・す・−
１−データとアドレスが同時に送出され、外部アドレス
空間アクセス時には時分割万代でアドレスとデータが送
出される。
１−データとアドレスが同時に送出され、外部アドレス
空間アクセス時には時分割万代でアドレスとデータが送
出される。
（へ）発明の効果
本発明によれば、基本装置内蔵の主メモリ等をアクセス
する場合には短いアクセスタイムで動作することができ
、また外部装置アクセス時にζデータバス上にアドレス
葡出力するようにしたので既存のアドレス時分割方式の
装置全その１ま接続集 でき、既存の装置を造する必要がないという効果？得る
ことができる。
する場合には短いアクセスタイムで動作することができ
、また外部装置アクセス時にζデータバス上にアドレス
葡出力するようにしたので既存のアドレス時分割方式の
装置全その１ま接続集 でき、既存の装置を造する必要がないという効果？得る
ことができる。
第１図は従来のアドレス時分割方式の一般的構成金示す
図、＠２１は従来例のタイムチャート會示す図、第３図
に不発明の１実施例のデータ処理装置のブロック図、第
４図は実施例における内部アドレス空間アクセス時のタ
イムチャート、第５図は実施例における外部アドレス空
間アクセス時のタイムチャートである。 ＠３図において、１０はグロセッザ（ＣＰＵ）、１１〜
１＋ｔｔ、ｚデータバス、１５，１６４’！アドレスバ
ス、１７にゲート回路、１８は出力データバッファ回路
、１９．２０はバスアンプ回路、２１ｒｃデコ一ド回路
、２２にアドレスストローブ信号（ＡＬＥ）線、２３は
データストローブ信号線、２４はアドレスラッチ回路、
２５は基本装置、２６μ外Ｓ装置、ＢＡＥはゲート制御
信号、ＢＥは出力データバッファ制御信号であろう 坪 １ 口 デ°”７ ；Ｌ）−Ｑ・７ 箸ｚ 図 チー 綽 ３Ｉ２］ タストｎ−７“
図、＠２１は従来例のタイムチャート會示す図、第３図
に不発明の１実施例のデータ処理装置のブロック図、第
４図は実施例における内部アドレス空間アクセス時のタ
イムチャート、第５図は実施例における外部アドレス空
間アクセス時のタイムチャートである。 ＠３図において、１０はグロセッザ（ＣＰＵ）、１１〜
１＋ｔｔ、ｚデータバス、１５，１６４’！アドレスバ
ス、１７にゲート回路、１８は出力データバッファ回路
、１９．２０はバスアンプ回路、２１ｒｃデコ一ド回路
、２２にアドレスストローブ信号（ＡＬＥ）線、２３は
データストローブ信号線、２４はアドレスラッチ回路、
２５は基本装置、２６μ外Ｓ装置、ＢＡＥはゲート制御
信号、ＢＥは出力データバッファ制御信号であろう 坪 １ 口 デ°”７ ；Ｌ）−Ｑ・７ 箸ｚ 図 チー 綽 ３Ｉ２］ タストｎ−７“
Claims (1)
- プロセ、す全含む第１の装置と、該第１の装置とは別に
もうけられ上記プロセッサからアクセスされる第２の装
置とを有するデータ処理装置において、上記第１の装置
内に、当該県１の装置内のデータバス上にもうけられる
出力データバッファ手段と、当該県１の装置内のアドレ
ス上のデータを上記データバス上でありて上記出力デー
タバッファ手段の出力側に送出するゲート手段と、上記
出力データバッファ手段およびゲート手段を制御する制
御信号を発生する制御信号発生手段とをそなえるととも
に、上記第１の装置内のアドレスバスとデータバスの内
、データバスのみ上記第２の装置内のデータバスに接続
し、さらに、上記第２の装置内に、当該県２の装置内の
データバス上のデータをラッチし尚該第２の装置内のア
ドレスバスに送出するアドレス２ツチ手段全そなえ、上
記プロセッサが上記第１の装置内の回路ｓｆ′ｃアクセ
スする際には当該県１の装置内のアドレスおよびデータ
バスに同時にアドレス情報およびデータ情報を送出し、
上記プロセッサが上記第２の装置にアクセスする際に楓
上記第１の装置内のアドレスバス上のアドレス情報を上
記ゲート手段を介して上記第１の装置内のデータバス上
に送出し、シ、かる後、上記第１の装置内のデータバス
上にデータ情報を送出し、上記第２の装置においてに上
記第１の装置から送出されてくるアドレス情報全上記ア
ドレスバスチ手段にて保持するよｔＩ＃ｇしたことを特
徴とするアドレス情報出力方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4503684A JPS60189558A (ja) | 1984-03-09 | 1984-03-09 | アドレス情報出力方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4503684A JPS60189558A (ja) | 1984-03-09 | 1984-03-09 | アドレス情報出力方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60189558A true JPS60189558A (ja) | 1985-09-27 |
Family
ID=12708119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4503684A Pending JPS60189558A (ja) | 1984-03-09 | 1984-03-09 | アドレス情報出力方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189558A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162164A (en) * | 1980-05-16 | 1981-12-12 | Mitsubishi Electric Corp | Transmission device for storage address information |
-
1984
- 1984-03-09 JP JP4503684A patent/JPS60189558A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162164A (en) * | 1980-05-16 | 1981-12-12 | Mitsubishi Electric Corp | Transmission device for storage address information |
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