JPH06103432B2 - パラレル／シリアル変換制御方式 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 パラレル／シリアル変換制御方式であって、入出力装置
に、文字パターンが奇数桁ビット構成か偶数桁ビットか
を示す識別信号を文字発生装置から受けとり、奇数ビッ
ト構成の際は１文字パターンの終了毎に切替信号を出力
する制御部と、前記切替信号が出力される場合、文字発
生装置が出力する前記二分データを交互に切り替えて二
つのパスに乗せ、２並列構成のパラレル／シリアル変換
回路へ出力するように作動する切替回路を設けるように
し、奇数で構成される文字パターンを高速処理すること
を可能とする。

〔産業上の利用分野〕

本発明は文字発生装置から出力される文字パターンをパ
ラレル／シリアル変換を行って、画面に文字を表示する
表示装置におけるパラレル／シリアル変換制御方式に関
するものである。

情報処理等の分野で入出力装置が広く用いられている。
その一つとして表示装置がある。この表示装置は、入力
されるデータをバッファに保有し、このデータに基づい
て順次文字発生装置から文字パターンを取出す。

この文字発生装置の文字パターンは表示装置にてパラレ
ル信号からシリアル信号に変換され、このシリアル信号
によって文字がCRT画面に表示される。

従って、表示処理を高速に行うためには、上記したパラ
レル／シリアル変換を如何にして速くするか問題であ
り、高速の画像処理の行えるパラレル／シリアル変換制
御方式が要望されている。

〔従来の技術〕

文字発生装置からの文字パターンのパラレル／シリアル
変換を高速に行うために、従来第４図に示す構成が用い
られている。制御部2-5では、記載していないホストよ
りの信号にて文字コードをつくる。文字発生装置１で
は、該文字コード対応の文字パターンの読み出しを各ビ
ット列毎に行い、パラレル構成の奇数桁ビットと偶数桁
ビットに二分して相対応の二つのパスに乗せ出力する。
なお、文字パターンのビット列の数が奇数か偶数かに応
じて別々のパラレル／シリアル変換回路2-1と２−２
（以後P/S変換回路と記す）が設けてある。この各々のP
S変換回路は反転したクロックCLD,＊CLDで作動する。

一方のP/S変換回路2-1では、クロックCLDを用いて例え
ば奇数桁ビット目のP/S変換を行い、第５図（ａ），
（ｂ）の上段に示すシリアル変換されたデータをつく
る。一方、P/S変換回路2-2では、反転クロック＊CLDを
用いて偶数桁ビット目のP/S変換を行い、第５図
（ａ），（ｂ）の下段に示すシリアル変換されたデータ
をつくる。

更に、P/S変換回路2-1とP/S変換回路2-2とは交互にP/S
変換を実行し、一方のP/S変換回路2-1がシリアル変換さ
れた奇数桁ビットを論理和回路2-4に出力中の際、他方
のP/S変換回路2-2は次桁の偶数桁ビットをパラレルに入
力してP/S処理を実行する。そして、次段の論理和回路2
-4では奇数ビット目を偶数ビット目の和を求めてシリア
ル構成の文字パターンを再生し、P/S変換回路の高速化
を図っている。

然しながら、上記従来の方式は画面表示する文字パター
ンが、偶数例えば「０〜５ビット」で構成されていると
第５図（ａ）に示すように効果を発揮するが、奇数例え
ば「０〜６ビット」であると、第５図（ｂ）の斜線部で
示すようなデータの欠落する個所ができ、P/S処理に不
都合が生じる。

〔発明が解決しようとする問題点〕 上記した従来の方式にては、奇数構成の文字パターンを
使用する表示装置では、制御上の都合から、高速化を図
ることが困難であった。

本発明はこのような点に鑑みて創作されたもので、簡易
な構成で文字パターンの構成に左右されないパラレル／
シリアル変換制御方式を提供することを目的としてい
る。

〔問題点を解決するための手段〕

文字パターンが奇数桁ビット構成か偶数桁ビット構成か
を示す識別信号を文字発生装置から受けとり、奇数ビッ
ト構成の際は１文字パターンの終了毎に切替信号を出力
する制御部と、前記切替信号が出力される場合、文字発
生装置が出力する二分データを交互に切り替えて二つの
パスに乗せ、２並列構成のパラレル／シリアル変換回路
へ出力するように作動する切替回路とを入出力装置に設
ける構成としてある 〔作用〕 文字パターンが奇数構成である際に、１文字単位に切替
回路を作動して、それぞれのパラレル／シリアル変換回
路に文字パターンデータを入力することによって、文字
パターンの奇数構成の変換を可能とし、文字パターンの
数に左右されることのない自由度の高い高速変換処理を
可能とする。

〔実施例〕

第１図は本発明の実施例であって、表示装置２は、切替
回路として動作するマルチプレックス回路2-3と、文字
パターンのデータの寓数桁ビット、奇数桁ビットを交互
に受けて、パラレル／シリアル（P/S）変換する２つのP
/S変換回路2-1と2-2と、両P/S変換回路2-1,2-2の出力を
受ける論理和回路2-4と、表示装置の表示制御を行う制
御部2-5とで構成されている。

文字発生装置１から送出される文字パターンの偶数桁ビ
ットと奇数桁ビットが、信号線ＡとＢにそれぞれ出力さ
れマルチプレックス回路2-3に入力される。

制御部2-5は、文字発生装置１から出力される文字パタ
ーンが奇数桁構成か偶数桁構成かを示す識別信号を受け
とり、文字パターンが奇数桁構成であると、１文字単位
にマルチプレックス回路2-3の切替えを行う切替信号Ｃ
を出力する。文字パターンが偶数桁構成であれば、制御
部2-5は切替信号Ｃを出力しない。

例えば、文字パターンの偶数桁ビットのデータは、信号
線Ａとマルチプレックス回路2-3を介して、P/S変換回路
2-1に入力される。文字パターンの奇数桁ビットのデー
タは、信号線Ｂとマルチプレックス回路2-3を介してPS
変換回路2-2に入力される。

制御部2-5の動作を第２図に基づいて説明する。即ち制
御部2-5は、識別信号をもとに文字パターンの構成が奇
数桁であるかを調べる（１）。若し奇数であり、１文字
の変換が終了すると（２）、切替信号Ｃを出力する
（３）。

結果、マルチプレックス回路2-3が作動して、第３図に
示すように、P/S変換回路の出力は連続したものとなっ
て、論理和回路2-4に入力される。

従って文字パターンが奇数桁で構成されていても、マル
チプレックス回路2-3では、切替信号を用いて入力され
た奇数桁ビットと偶数桁ビットを切替えて二つのパス上
に乗せ、P/S変換回路2-1とP/S変換回路2-2へ出力するよ
うに作動する。従って、P/S変換回路2-1とP/S変換回路2
-2に入力するビット数は同じになり、P/S変換回路2-1で
は第３図の上段に示す如く処理され、P/S変換回路2-2で
は第３図の下段に示す如く処理され、第５図（ｂ）の斜
線で示すデータの欠落する個所はなくなり、高速の処理
が可能となる。

〔発明の効果〕

以上述べてきたように、本発明によれば極めて簡易な構
成で文字パターンに左右されずにパラレル信号をシリア
ル信号に変換可能となり画像処理を高速に行う上で極め
て有効なものとなる。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、 第２図は本発明の制御部のフローチャート、 第３図は本発明による変換説明図、 第４図は従来の方式の装置構成図、 第５図（ａ）は文字パターン偶数時の変換説明図、 第５図（ｂ）は文字バターン奇数時の従来の変換説明図
である。 図において、１は文字発生装置、２は表示装置、2-1と2
-2はパラレル／シリアル変換回路、2-3はマルチプレッ
クス回路を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】表示される文字パターンの各ビット列を奇
   数桁ビットと偶数桁ビットとに二分し、該二分されたデ
   ータを相対応の二つのパスを経由し出力する文字発生装
   置（１）と、該二分されたデータのそれぞれをパラレル
   ／シリアル変換する２並列構成のパラレル／シリアル変
   換回路（2-1,2-2）とを備えた入出力装置（２）におい
   て、 前記文字パターンが奇数桁ビット構成か偶数桁ビット構
   成かを示す識別信号を前記文字発生装置（１）から受け
   とり、奇数ビット構成の際は１文字パターンの終了毎に
   切替信号を出力する制御部（2-5）と、 前記切替信号が出力される場合、前記文字発生装置
   （１）が出力する前記二分データを交互に切り替えて二
   つのパスに乗せ、前記２並列構成のパラレル／シリアル
   変換回路（2-1,2-2）へ出力するように作動する切替回
   路（2-3）とを設けたことを特徴とするパラレル／シリ
   アル変換制御方式。