JPH06104694A

JPH06104694A - デジタルフィルタ

Info

Publication number: JPH06104694A
Application number: JP27780992A
Authority: JP
Inventors: Yasunari Ikeda; 康成池田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-09-22
Filing date: 1992-09-22
Publication date: 1994-04-15

Abstract

(57)【要約】【目的】デジタルフィルタの回路規模を小さくする。【構成】入力信号の桁数に対応した数の２値入力信号
に対する複数のデジタルフィルタ２ａ〜２ｉを有する。
各デジタルフィルタは、入力信号の各桁に対応して接続
される。また、各デジタルフィルタの出力は、桁位置に
対応して重み付け回路７ａ〜７ｉにより重み付けされ、
加算回路８ａ〜８ｈで加算される。加算回路８ｈからの
出力データが出力端子９から取り出される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル信号処理に用い
られるデジタルフィルタ、例えばデジタル信号の伝送や
記録に用いる波形整形フィルタ等に用いて好適なデジタ
ルフィルタに関する。

【０００２】

【従来の技術】デジタル信号を限定された帯域内で伝送
するには、変調速度がＦｓの場合、Ｆｓ／２の周波数に
対して奇対称な低域通過特性となるように送信端から受
信端までの周波数特性を持てばよいことが知られてい
る。すなわち、図１０に示すように、Ｆｓ／２の周波数
を基準としてエリア１０１及びエリア１０２において、
それらの通過特性が奇対称とされる。また、規定電力で
送信すると共に受信雑音電力を最小にするには、送信側
及び受信側で等しい特性のフィルタを持てばよいことが
知られている。

【０００３】従来、このようなフィルタはアナログフィ
ルタで構成されていたが、最近では特性の安定化のため
にデジタルフィルタで構成されることが多い。位相特性
が直線であることが必要なので、デジタルフィルタの場
合も非巡回型の構成とされる。図１１には、非巡回型デ
ジタルフィルタの一般的な構成例が示される。入力端子
１０３から入力されたデータ幅がｉビットの入力データ
は、遅延回路１０４に供給されて次々と後段の遅延回路
に伝搬される。そしてこの入力データ及び各遅延回路１
０４の出力タップからのデータは、乗算回路１０６にて
所定のタップ係数１０５との重み付けがなされた後、加
算回路１０７に供給される。加算回路１０７では、各乗
算器１０６の出力データが加算される。加算回路１０７
の加算結果は、順々に後段の加算回路へ供給され、各乗
算器からの重み付け出力の総和が出力端子１０８から得
られる。

【０００４】ところで乗算回路１０６の回路規模は、演
算語長が大きくなるにしたがって大きくなってしまう。
また、フィルタの所要タップ長が長くなればタップ数だ
け乗算回路が必要とされる。このため、フィルタ全体の
回路規模も膨大にならざるを得ない。さらに、加算器の
数も、遅延回路のタップの段数分必要であり、回路規模
は大きくならざるを得ない。

【０００５】また、図１２には、位相特性が直線である
場合に、フィルタのタップ係数が左右対称である性質を
利用して乗算器の数を半減したデジタルフィルタの構成
が示される。すなわち、入力端子１０９からされた入力
データは、遅延回路１１０に供給されて次々と後段の遅
延回路に伝搬される。遅延回路１１０のタップから出力
される各データは、所定の加算器１１１で加算された
後、乗算器１１２に供給される。乗算器１１２におい
て、加算器１１１から出力されたデータは、所定のタッ
プ係数１１３との重み付けがなされた後、加算回路１１
４に供給される。加算回路１１４では、各乗算器１１２
の出力データが加算される。加算回路１１４の加算結果
は、順々に後段へ供給され、出力端子１１５から各乗算
器１１２からの重み付け出力の総和が得られる。このよ
うにデジタルフィルタを構成したとしても、回路規模が
大きくなってしまう。

【０００６】

【発明が解決しようとする課題】上述のような構成のデ
ジタルフィルタでは乗算回路を多用するので回路規模が
大きくならざるを得ない。また、デジタル信号を伝送す
るためのフィルタは送信側においては入力信号は限られ
たレベルのみであり、このレベルの数も２値や４値、ま
たは８値程度であることが多い。しかしながら上述のよ
うな構成では、入力レベル数が少ない場合にもその回路
規模は大きくならざるを得ない。

【０００７】従って、この発明の目的は、極力小さな回
路規模のデジタルフィルタを提供することにある。

【０００８】また、この発明の目的は、入力レベル数が
少ない時に回路規模を小さくすることが可能なデジタル
フィルタを提供することにある。

【０００９】

【課題を解決するための手段】この発明は、２値入力に
対し応答するデジタルフィルタを入力信号の桁数分だけ
持ち、これらのデジタルフィルタフィルタを入力信号の
各桁に接続し、このフィルタ出力を桁位置に対応して重
み付け加算して出力するデジタルフィルタである。

【００１０】また、この発明は、単位入力に対するデジ
タルフィルタを複数個持ち、各デジタルフィルタは特定
のレベルのみに応答するようにさせることにより簡単化
し、各デジタルフィルタの出力を、そのフィルタが応答
する入力レベルに応じて重み付けして合成する。

【００１１】

【作用】２値入力に対し応答するデジタルフィルタは、
タップ出力が１の時はタップ係数を、また、タップ出力
が０の時は「０」を出力する。タップ出力で「タップ係
数」か「０」かを選択するマルチプレクサを用いて構成
する。このため、乗算回路を用いずに回路を構成するこ
とができる。入力信号の各桁に上記の２値デジタルフィ
ルタを接続し、この２値デジタルフィルタ出力を信号桁
に応じて重み付け加算することによってフィルタ出力を
得る。ここで、信号桁による重み付けはこの場合単にデ
−タの桁移動で実現でき、複雑な乗算回路は必要としな
い。

【００１２】また、上記単位入力に対するフィルタは単
位入力に対してはデ−タが「１」となるので、その乗算
器出力は単にフィルタ係数を出力することであり、乗算
器を省略することができる。また、無入力の時はデ−タ
が「０」であるので、乗算器出力も「０」となり、この
時も乗算器を省略することができる。このように、単位
入力に対するフィルタは乗算器を省略することができる
ので、その回路構成を非常に簡単化できる。このような
フィルタを複数個持ち、それぞれが異なったレベルに対
して応答するようになし、これら出力をその入力レベル
に応じて重み付け加算することにより回路規模を小さく
することが可能になる。

【００１３】

【実施例】以下、この発明が適用されたデジタルフィル
タの実施例を図面を用いて説明する。図１には、この発
明によるデジタルフィルタの第１実施例が示される。図
１において、データ幅が例えばｉビットのデータは、入
力端子１を介して２値デジタルフィルタ２ａ〜２ｉに供
給される。つまり、データのＭＳＢから順に２ａ、２ｂ
……、データのＬＳＢが２ｉにそれぞれ供給される。

【００１４】ここで、２値デジタルフィルタ２ａに供給
されたデータのＭＳＢは、遅延回路３ａに供給される。
遅延回路３ａに供給されたデータは、３ｂ……３ｎの遅
延回路に順にシフトされると共に、マルチプレクサ４ａ
に供給される。また、遅延回路３ａの出力データはマル
チプレクサ４ｂに、遅延回路３ｂの出力データはマルチ
プレクサ４ｃに、遅延回路３ｎの出力データはマルチプ
レクサ４ｏにそれぞれ供給される。このため、各マルチ
プレクサは、入力端子１からのデータ及び各遅延回路か
らの出力データによって制御される。

【００１５】各マルチプレクサに対して、タップ係数デ
ータ及び０データが入力として供給される。各マルチプ
レクサに入力されるデータが「１」の場合には、タップ
係数データ（５ａ〜５ｏ）がそれぞれ選択される。ま
た、これが「０」の場合には、０データが選択される。
マルチプレクサに入力されるデータに対応するデータを
マルチプレクサで選択することは、１ビットのデータと
タップ係数を乗算することと等価であり、各マルチプレ
クサで乗算回路を構成していることになる。各マルチプ
レクサの出力データは、対応する加算器６ａ〜６ｎに供
給される。加算器６ａ〜６ｎの加算値が加算器６ｎから
重み付け回路７ａに出力される。

【００１６】重み付け回路７ａでは、加算器６ｎの出力
データの桁数に応じた重み付けが行われる。この重み付
けは、各２値デジタルフィルタのインパルス応答は等し
いが、入力信号レベルがデータの桁位置によって異な
り、これを補正して出力するために行われる。上述と同
様の処理が２値デジタルフィルタ２ｂ〜２ｉで行われ
る。重み付け回路７ａ〜７ｉの出力データは、対応する
加算回路（８ａ〜８ｈ）でそれぞれ加算され、出力端子
９から出力データが取り出される。

【００１７】図２にはこの発明によるデジタルフィルタ
の第２実施例が示される。なお、図２において、デジタ
ルフィルタ１２ａ〜１２ｉは、図１のデジタルフィルタ
２ａ〜２ｉと同じ構成とされる。入力端子１１からは、
第１実施例と同様に、データ幅が例えばｉビットのデー
タが２値デジタルフィルタ１２ａ〜１２ｉに供給され
る。つまり、データのＭＳＢから順に１２ａ、１２ｂ…
…、データのＬＳＢが１２ｉにそれぞれ供給される。

【００１８】各マルチプレクサには、予めその桁位置に
応じて重み付けされており、第１実施例で必要とされた
重み付け回路が省略された構成とされる。各マルチプレ
クサの出力データは、加算器１６ａ〜１６ｎで加算され
た後、対応する加算回路（１７ａ〜１７ｈ）でそれぞれ
加算される。加算回路１７ｈからは、デジタルフィルタ
１２ａから１２ｉのデータの総和が出力され、出力端子
１８から出力データが取り出される。

【００１９】図３には、この発明によるデジタルフィル
タの第３実施例が示される。図３において、入力端子２
１からは、上述と同様に、データ幅がｉビットのデータ
が２値デジタルフィルタ２２ａ〜２２ｉに供給され、デ
ータのＭＳＢから順に２２ａ、２２ｂ……、データのＬ
ＳＢが２２ｉにそれぞれ供給される。

【００２０】ここで、２値デジタルフィルタ２２ａに供
給されたデータのＭＳＢは、遅延回路２３ａ及びＲＯＭ
２４に供給される。遅延回路２３ａに供給されたデータ
は、２３ｂ……２３ｎの遅延回路に順にシフトされる。
また、各遅延回路の出力データは、ＲＯＭ２４に供給さ
れる。ＲＯＭ２４の出力データは、重み付け回路２５ａ
に供給され、所定の係数により重み付けがなされる。そ
の後、重み付け回路２５ａ〜２５ｉの出力データは、対
応する加算器２６ａ〜２６ｈで加算される。加算器２６
ｈの出力データは、２値デジタルフィルタ２２ａ〜２２
ｉの出力の総和として出力端子２７から出力される。な
お、同様の処理が２値デジタルフィルタ２２ｂ〜２２ｉ
においてなされる。

【００２１】この実施例では、２値デジタルフィルタ２
２ａ〜２２ｉをＲＯＭ２４で構成し、ＲＯＭ２４は、各
タップ出力でアドレスされる。なお、ＲＯＭ２４は、第
１実施例におけるマルチプレクサ４ａ〜４ｏ及び加算回
路６ａ〜６ｎの機能を有する。同一内容のＲＯＭを各桁
に持たせる時には、この実施例のように外部に重み付け
回路２５ａ〜２５ｉを配設し、更に加算回路２６ａ〜２
６ｈを介して出力データを得るような構成とされる。し
かしながら、予めタップ係数をその桁位置に対応して重
み付けするような構成とすることで、重み付け回路２５
ａ〜２５ｉを省略することが可能になる。

【００２２】図４には、この発明によるデジタルフィル
タの第４実施例が示される。以下、この回路構成につい
て説明する。図４において、１ワードがｉビットで構成
される２値データは、入力端子３１を介してデコーダ３
２に入力される。デコーダ３２では、入力されたデータ
にしたがって２値デジタルフィルタ３３ａ〜３３ｉが選
択され、データ３２ａ〜３２ｉが与えられる。

【００２３】例えば２値デジタルフィルタ３３ａは、３
４ａ〜３４ｎの２値レジスタと、マルチプレクサ３５ａ
〜３５ｏと、マルチプレクサ３５ａ〜３５ｏの出力デー
タを加算する加算器３６ａ〜３６ｎとからなる。なお、
マルチプレクサ３５ａは、デコーダ３２からの出力デー
タにより、また、各マルチプレクサ３５ｂ〜３５ｏは、
２値レジスタ３４ａ〜３４ｎのそれぞれの出力データに
よりそれぞれ制御される。また、各マルチプレクサ３５
ａ〜３５ｏには、「タップ係数データ」及び「０デー
タ」が供給される。各マルチプレクサの出力データは、
対応する加算器３６ａ〜３６ｎにて加算される。他の２
値デジタルフィルタ３３ｂ〜３３ｉも２値デジタルフィ
ルタ３３ａと同様の構成とされる。

【００２４】各２値デジタルフィルタにおける最終段の
加算器からの出力データは、それぞれ重み付け回路３７
ａ、３７ｂ……３７ｉに供給される。各重み付け回路に
供給されたデータは、所定の係数により重み付けされた
後、対応する加算器３８ａ〜３８ｈで加算される。加算
器３８ｈの出力データは、２値デジタルフィルタ３３ａ
〜３３ｉの出力の総和として出力端子３９から出力され
る。

【００２５】以下、この回路の動作について説明する。
入力端子３１から入力されたデータはデコ−ダ３２でデ
コ−ドされ、３２ａ〜３２ｉまでの出力信号は、特定レ
ベルが入力された時に特定端子のみに「１」を、また、
他の端子には「０」を与える。このデコーダ３２の出力
データは、２値デジタルフィルタ３３ａ〜３３ｉに入力
される。各デジタルフィルタにおいて、出力が「１」の
タップではタップ係数との乗算結果はタップ係数と等し
くなり、また、タップ出力が「０」の時のタップ係数と
の乗算結果は「０」となるので、タップ出力で乗算出力
として「タップ係数デ−タ」または「０デ−タ」かを選
択するようにすれば複雑な乗算回路を省略することが可
能になる。このようにして得られた各レベルに対する２
値デジタルフィルタ出力をその入力レベルに応じて３７
ａ〜３７ｉの乗算器で重み付けし、３８ａ〜３８ｈの加
算器で加算して出力端子３９から出力データを得る。

【００２６】この実施例では、２値デジタルフィルタが
極めて簡単な構成で実現でき、この２値デジタルフィル
タ出力の重み付け用の乗算器の数も従来に比して格段に
少なくできる。また、各２値デジタルフィルタ出力は重
み付けられた後で加算されているが、加算器出力の有効
デ−タはこの重み係数の大きい２値デジタルフィルタ出
力によって支配され、重み係数の小さい２値デジタルフ
ィルタ出力は結果にあまり寄与しない。即ち、２値デジ
タルフィルタの演算精度は出力の重み付けに依存するの
で、重み付けの小さい２値デジタルフィルタの演算精度
を粗くすることができる。

【００２７】図５には、この発明によるデジタルフィル
タの第５実施例が示される。図５におけるデジタルフィ
ルタの構成は、図４に示される乗算器３７ａ〜３７ｉを
省略したものである。すなわち、乗算器の重み係数を予
めタップ係数に与えておくことにより乗算器を省略する
ことが可能になる。

【００２８】図６には、この発明によるデジタルフィル
タの第６実施例が示される。図６において、入力端子４
１及びデコーダ４２を介して入力されたデータは、デジ
タルフィルタ４３ａの遅延回路４４ａ及びＲＯＭ４５に
供給される。遅延回路４４ａに供給されたデータは、４
４ｂ……４４ｎの遅延回路に順にシフトされる。ＲＯＭ
４５の出力データは、加算器４６ａ〜４６ｈで加算され
る。加算器４６ｈの出力データは、２値デジタルフィル
タ４３ａ〜４３ｉの出力の総和として出力端子４７から
出力される。なお、このような処理が２値デジタルフィ
ルタ２２ｂ〜２２ｉにおいてもなされる。ＲＯＭ４５
は、各タップ出力でアドレスされて、各タップの乗算結
果が「タップ係数デ−タ」か「０デ−タ」かを選択する
と共にその選択結果を加算して出力する様にプログラム
されている。

【００２９】なお、第４実施例ではそれぞれの２値デジ
タルフィルタのインパルス応答は等しく、第５実施例で
は単にそれぞれの２値デジタルフィルタ出力レベルが異
なるだけで、インパルス応答は等しい構成になっていた
が、第６実施例では、出力レベルによってそのインパル
ス応答を異ならせた非線形フィルタを簡単に構成するこ
とができる。この場合、回路構成は図４〜図６までと全
く同様であり、単にフィルタのインパルス応答の異なる
２値デジタルフィルタが含まれているだけである。

【００３０】図７には、１６ＱＡＭ変調に用いるための
送信側の波形整形フィルタに、この発明による２値デジ
タルフィルタが応用された場合の回路構成が示される。
なお、１６ＱＡＭ変調では、図８に示されるように１シ
ンボル当たり１６値の伝送を行うため、Ｉ軸及びＱ軸に
はそれぞれ４値ずつのレベルが割り当てられる。

【００３１】以下、図７に示される回路構成の説明がな
される。入力端子５１から入力されたデータは、シリア
ル／パラレル変換器５２に供給され、４ビット並列デー
タに変換される。シリアル／パラレル変換器５２から出
力される２ビットのデータ５３ａは、波形整形フィルタ
として使用されるデジタルフィルタ５７ａに供給され
る。また、シリアル／パラレル変換器５２からの他の２
ビットのデータ５３ｂは、デジタルフィルタ５７ｂに供
給される。デジタルフィルタ５７ａは、デコーダ５４ａ
と、２値デジタルフィルタ群５５ａ、５５ｂ、５５ｃ及
び５５ｄと、加算器５６ａとから構成される。デジタル
フィルタ５７ｂの構成は、デジタルフィルタ５７ａの構
成と同様のものとされる。

【００３２】加算器５６ａ及び５６ｂの出力データは、
それぞれＤ／Ａ変換器５８ａ及び５８ｂ、低域フィルタ
５９ａ及び５９ｂを介して乗算器６０ａ及び６０ｂに供
給される。乗算器６０ａには、変調のための搬送波を発
振するための局部発振器６３が直接接続される。また、
乗算器６０ｂには、搬送波の移相器６４を介して局部発
振器６３が接続される。乗算器６０ａ及び６０ｂの出力
信号は、加算器６１で加算された後、帯域フィルタ６２
を介して出力端子５６から出力される。

【００３３】以下、図７に示される回路動作の説明がな
される。入力端子５１から入力されたデータは、シリア
ル／パラレル変換器５２において４ビットの並列デ−タ
に変換された後、２ビットずつの２系列のデ−タ５３ａ
及び５３ｂとされる。なお、データ５３ａにはＩ軸の、
また、デ−タ５３ｂにはＱ軸の変調処理が適用される。
以後の説明はＩ軸側についてのみ行われるが、Ｑ軸側の
処理も同様のものとされる。２ビットの並列データ５３
ａは、デジタルフィルタ５７ａに入力される。デコーダ
５４ａに入力された並列デ−タ５３ａはデコードされ
る。デコーダ５４ａからは、所定の１つの２値デジタル
フィルタのみに「１」を、他のフィルタには「０」が印
加される。

【００３４】各デジタルフィルタはデコ−ダ５４ａで選
択された特定のレベルに対してのインパルス応答を出力
する。この応答の例が図９に示される。なお、図９にお
いて、（ａ）はデジタルフィルタ５５ａの、（ｂ）はデ
ジタルフィルタ５５ｂの、（ｃ）はデジタルフィルタ５
５ｃの、（ｄ）はデジタルフィルタ５５ｄのそれぞれの
インパルス応答に関する。デジタルフィルタ５５ａ〜５
５ｄの２値デジタルフィルタ出力は、加算器５６ａで加
算され、これにより、所望の波形整形フィルタ処理が行
われる。

【００３５】更に、このデジタルフィルタ５７ａの出力
をＤ／Ａ変換器５８ａにてアナログ信号に変換した後、
折り返し成分除去のための低域フィルタ５９ａを介して
変調用ミキサである乗算回路６０ａに入力してＩ軸の変
調信号を得る。Ｑ軸についても同様の処理を行いＱ軸の
変調信号を得る。加算回路６１ではこれらＩ軸及びＱ軸
の変調信号を加算し、更に帯域フィルタ６２にて必要な
帯域のみ取り出して出力端子６５から出力している。

【００３６】なお、図７では１６ＱＡＭ変調について説
明したが、この発明はこれに限定されるものではなく、
その他の変調方式、例えば８ＰＳＫや６４ＱＡＭ等にも
この発明を適用することが可能である。

【００３７】

【発明の効果】この発明に依れば、各２値デジタルフィ
ルタの出力は最終的にはその桁位置によって重み付けら
れているのでそれぞれのフィルタにおける演算精度は桁
位置によって異ならせることができる。即ち上位桁の演
算は精度を高くし、下位桁の演算は精度を低くすること
ができる。この様に下位桁の演算精度は粗くすることが
できるので更に回路規模を縮小することができる。

【００３８】また、各２値デジタルフィルタは同一のイ
ンパルス応答特性を持っており、重み付け回路を省略し
た時は単に出力レベルが異なっているだけである。ここ
で各入力桁の２値デジタルフィルタを異なるインパルス
応答を持つようにしておけば、入力レベルに依存した応
答をする非線形フィルタを本発明の構成で簡単に実現す
ることができる。

【００３９】さらに、入力信号の桁毎に対応する２値デ
ジタルフィルタ出力を加算合成するので乗算回路を使う
事なく構成する事ができ、回路の小型化を実現でき、特
に入力レベル数が少ない信号に対するフィルタに応用す
ると、従来の構成に比較し非常に小さな回路規模で実現
できる。このことから、デジタル変調回路の波形整形フ
ィルタに用いると小さな回路規模で実現可能となる。

【図面の簡単な説明】

【図１】この発明が適用されたデジタルフィルタの第１
実施例である。

【図２】この発明が適用されたデジタルフィルタの第２
実施例である。

【図３】この発明が適用されたデジタルフィルタの第３
実施例である。

【図４】この発明が適用されたデジタルフィルタの第４
実施例である。

【図５】この発明が適用されたデジタルフィルタの第５
実施例である。

【図６】この発明が適用されたデジタルフィルタの第６
実施例である。

【図７】この発明が適用されたデジタルフィルタの第７
実施例である。

【図８】１６ＱＡＭの信号点配置を説明する図である。

【図９】２値デジタルフィルタのインパルス応答を示す
図である。

【図１０】フィルタ特性を示す図である。

【図１１】非巡回型デジタルフィルタの一般的な回路ブ
ロック図である。

【図１２】乗算器の数を半減したデジタルフィルタの回
路ブロック図である。

【符号の説明】

２ａ〜２ｉデジタルフィルタ１２ａ〜１２ｉデジタルフィルタ２２ａ〜２２ｉデジタルフィルタ３３ａ〜３３ｉデジタルフィルタ４３ａ〜４３ｉデジタルフィルタ５７ａ、５７ｂデジタルフィルタ

Claims

【特許請求の範囲】

【請求項１】入力信号の桁数に対応した数の２値入力
信号に対する複数のデジタルフィルタを有し、上記それ
ぞれのデジタルフィルタが上記入力信号の各桁に対応し
て接続され、上記それぞれのデジタルフィルタの出力を
桁位置に対応して重み付け加算して出力信号となしたこ
とを特徴とするデジタルフィルタ。
【請求項２】入力信号の桁数に対応した数の２値入力
信号に対するデジタルフィルタを持ち、上記それぞれの
デジタルフィルタが上記入力信号の各桁に対応して接続
され、上記それぞれのデジタルフィルタのタップ係数は
（接続された）上記入力信号の桁位置に応じて重み付け
られており、上記それぞれのデジタルフィルタの出力を
加算して出力信号となしたことを特徴とするデジタルフ
ィルタ。
【請求項３】上記２値入力信号のうち一方の入力は０
であり他方の入力は１である事を特徴とする請求項１及
び請求項２記載のデジタルフィルタ。
【請求項４】上記入力信号の桁位置に応じて、それぞ
れのフィルタの演算精度が異なる構成である請求項１及
び２記載のデジタルフィルタ。
【請求項５】上記２値入力信号に対するデジタルフィ
ルタがＲＯＭで構成される請求項１及び２記載のデジタ
ルフィルタ。
【請求項６】上記それぞれの２値デジタルフィルタが
異なるインパルス応答を有する請求項１及び２記載のデ
ジタルフィルタ。
【請求項７】２値入力信号に対するデジタルフィルタ
を複数個有し、上記デジタルフィルタのそれぞれが定め
られた入力レベルの信号のみに応答するようになし、上
記デジタルフィルタの出力を上記定められた入力レベル
に応じて重み付けし、これら重み付け出力を合成したこ
とを特徴とするデジタルフィルタ。
【請求項８】２値入力信号に対するデジタルフィルタ
を複数個有し、上記デジタルフィルタのそれぞれが定め
られた入力レベルの信号のみに応答するようになし、上
記デジタルフィルタのそれぞれのフィルタタップ係数を
上記定められた入力レベルに応じて重み付けし、これら
フィルタ出力を合成したことを特徴とするデジタルフィ
ルタ。
【請求項９】上記２値入力信号のうち一方の入力は０
であり他方の入力は１であることを特徴とする請求項７
及び８記載のデジタルフィルタ。
【請求項１０】上記出力の重み付けに応じて、上記そ
れぞれのデジタルフィルタの演算精度を決定したことを
特徴とする請求項７及び８記載のデジタルフィルタ。
【請求項１１】上記２値入力信号に対するデジタルフ
ィルタを複数個有し、上記デジタルフィルタは、それぞ
れ特性が異なるような構成であることを特徴とする請求
項７及び８記載のデジタルフィルタ。
【請求項１２】上記デジタルフィルタを波形整形フィ
ルタとして用いたことを特徴とする請求項７及び８記載
のデジタル変調回路。