JPH06104723A - Ｃｍｏｓレベル／ｅｃｌレベル変換回路 - Google Patents

Abstract

(57)【要約】 【目的】ＣＭＯＳチップ上に構成することが可能なＣＭ
ＯＳレベル／ＥＣＬレベル変換回路を提供する。 【構成】ＣＭＯＳレベル／ＥＣＬレベル変換回路は、カ
レントスイッチ回路１０と、出力バッファ回路１１と、
電流源制御回路１２とを備えている。電流源制御回路１
２は抵抗素子Ｒ６とＲ７の特性に製造上のばらつきがあ
っても比Ｒ６／Ｒ７は一定であり、また、ＭＯＳトラン
ジスタＴ４、Ｔ６及びＴ８、Ｔ５、Ｔ７及びＴ９の特性
に製造上のばらつきがあったり、低電位側電源配線ＶＥ
Ｅの電位が変動してもても、ｎＭＯＳトランジスタＴ
５、Ｔ７のドレイン・ソース間に流れる電流がほぼ一定
となるように電流源制御回路１２の出力電圧が変化する
ので、出力端Ｑ、＊ＱのＥＣＬレベルが安定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号の電圧レベルをＣ
ＭＯＳレベルからＥＣＬレベルに変換するＣＭＯＳレベ
ル／ＥＣＬレベル変換回路に関する。

【０００２】

【従来の技術】ＥＣＬレベルは論理振幅が小さいので、
信号を高速伝送することが可能であり、ＩＣ間やマルチ
チップモジュ┘ル内のチップ間などの信号伝送において
用いられている。

【０００３】従来では、ＣＭＯＳチップでＣＭＯＳレベ
ル／ＥＣＬレベル変換回路を構成することができなかっ
たので、別チップのＣＭＯＳレベル／ＥＣＬレベル変換
回路が必要になったり、Ｂｉ・ＣＭＯＳチップを用いる
必要があった。

【０００４】

【発明が解決しようとする課題】しかし、別チップにす
るとチップ数が増えてコスト高となり、また、Ｂｉ・Ｃ
ＭＯＳチップはＣＭＯＳチップに比しプロセス工程が複
雑であるためコスト高となる。

【０００５】本発明の目的は、このような問題点に鑑
み、ＣＭＯＳチップ上に構成することが可能なＣＭＯＳ
レベル／ＥＣＬレベル変換回路を提供することにある。

【０００６】

【課題を解決するための手段及びその作用】本発明に係
るＣＭＯＳレベル／ＥＣＬレベル変換回路を、実施例図
中の対応する構成要素の符号を引用して説明する。

【０００７】このＣＭＯＳレベル／ＥＣＬレベル変換回
路は、例えば図１に示す如く、カレントスイッチ回路１
０と、出力バッファ回路１１と、電流源制御回路１２と
を備えている。

【０００８】カレントスイッチ回路１０は、一端が高電
位側電源配線ＧＮＤに接続された第１抵抗Ｒ１、Ｒ２、
Ｒ３と、電流入力端が第１抵抗Ｒ１、Ｒ２、Ｒ３の他端
に接続された第１ＭＯＳトランジスタＴ１と、一端が高
電位側電源配線ＧＮＤに接続された第２抵抗Ｒ１、Ｒ
４、Ｒ５と、電流入力端が第２抵抗Ｒ１、Ｒ４、Ｒ５の
他端に接続された第２ＭＯＳトランジスタＴ２と、ソー
スが第１ＭＯＳトランジスタＴ１及び第２ＭＯＳトラン
ジスタＴ２の電流出力端に接続されドレインが低電位側
電源配線ＶＥＥに接続され、ゲートに定電圧が印加され
る第３ｎＭＯＳトランジスタＴ３とを備えている。

【０００９】出力バッファ回路１１は、ソースが高電位
側電源配線ＧＮＤに接続されゲートが第１ＭＯＳトラン
ジスタＴ１に流れる電流により電位が変化する点、例え
ば図１のＡ点に接続された第４ｐＭＯＳトランジスタＴ
４と、ドレインが該４ｐＭＯＳトランジスタの該ドレイ
ンに接続されソースが低電位側電源配線ＶＥＥに接続さ
れた第５ｎＭＯＳトランジスタＴ５と、ソースが高電位
側電源配線ＧＮＤに接続されゲートが第２ＭＯＳトラン
ジスタＴ２に流れる電流により電位が変化する点、例え
ば図１のＢ点に接続された第６ｐＭＯＳトランジスタＴ
６と、ドレインが該６ｐＭＯＳトランジスタの該ドレイ
ンに接続されソースが低電位側電源配線ＶＥＥに接続さ
れた第７ｎＭＯＳトランジスタＴ７とを備えている。

【００１０】電流源制御回路１２は、一端が高電位側電
源配線ＧＮＤに接続された第３抵抗Ｒ６と、一端が第３
抵抗Ｒ６の他端に接続され他端が低電位側電源配線ＶＥ
Ｅに接続された第４抵抗Ｒ７と、ゲート・ソース間が接
続され電流入力端が高電位側電源配線ＧＮＤに接続され
た第８ＭＯＳトランジスタＴ８からなる負荷素子と、ド
レインが該負荷素子の電流出力端に接続されソースが低
電位側電源配線ＶＥＥに接続されゲートが第３抵抗Ｒ６
の該他端に接続された第９ｎＭＯＳトランジスタＴ９と
を備えている。

【００１１】上記構成において、第１ＭＯＳトランジス
タＴ１及び第２ＭＯＳトランジスタＴ２のゲートが互い
に反対のレベルの一対のＣＭＯＳレベル信号入力端＊
Ｄ、Ｄとされ、第４ｐＭＯＳトランジスタＴ４及び該第
６ｐＭＯＳトランジスタのドレインが互いに反対のレベ
ルの一対のＥＣＬレベル信号出力端＊Ｑ、Ｑとされる。

【００１２】なお、抵抗は、ゲート・ドレイン間を接続
したＭＯＳトランジスタからなる負荷素子を含む概念で
あるとする。また、ＭＯＳトランジスタは、ｎＭＯＳト
ランジスタ又はｐＭＯＳトランジスタのいずれであって
もよい。さらに、「ａはｂに接続されている」とは、
「ａはｃを介しｂに接続されている」を含む概念であ
る。ｃは例えばレベルシフトダイオードである。

【００１３】入力端Ｄが高レベルに遷移し、入力端＊Ｄ
が低レベルに遷移すると、第２ＭＯＳトランジスタＴ２
がオン、第１ＭＯＳトランジスタＴ１がオフとなり、一
方では、第６ｐＭＯＳトランジスタＴ６のゲート電圧が
下降して第６ｐＭＯＳトランジスタＴ６のオン抵抗が小
さくなり、出力端Ｑが高レベルとなって電流が高電位側
電源配線ＧＮＤから第６ｐＭＯＳトランジスタＴ６を通
り出力端Ｑから流出し、他方では、第４ｐＭＯＳトラン
ジスタＴ４のゲート電圧が上昇して第４ｐＭＯＳトラン
ジスタＴ４のオン抵抗が大きくなり、出力端＊Ｑが低レ
ベルとなって電流が出力端＊Ｑから流入し第５ｎＭＯＳ
トランジスタＴ５を通って低電位側電源配線ＶＥＥ側に
流れる。

【００１４】ＥＣＬレベルの振幅は例えば０．８Ｖと小
さいので、信号を高速伝送することが可能であるが、誤
動作しないようにＥＣＬレベルを安定させる必要があ
る。素子特性に製造上のばらつきがあっても、同一チッ
プ上の素子の特性は互いに同一傾向に変移するので、第
３抵抗Ｒ６と第４抵抗Ｒ７の特性に製造上のばらつきが
あっても第３抵抗Ｒ６と第４抵抗Ｒ７の抵抗値の比は一
定である。したがって、低電位側電源配線ＶＥＥに変動
がなければ、第９ｎＭＯＳトランジスタＴ９のゲート電
位が一定となり、出力端Ｑ、＊ＱのＥＣＬレベルは安定
する。

【００１５】また、ＭＯＳトランジスタＴ４、Ｔ６及び
Ｔ８、Ｔ５、Ｔ７及びＴ９の特性に製造上のばらつきが
あり、第９ｎＭＯＳトランジスタＴ９のドレイン・ソー
ス間に流れる電流が標準値よりも大きい（小さい）場合
には、同様に第５ｎＭＯＳトランジスタＴ５及び第７ｎ
ＭＯＳトランジスタＴ７のドレイン・ソース間に流れる
電流も標準値よりも大きく（小さく）なろうとする。し
かし、第９ｎＭＯＳトランジスタＴ９のドレイン・ソー
ス間に流れる電流が標準値よりも増加（減少）すること
により、第５ｎＭＯＳトランジスタＴ５及び第７ｎＭＯ
ＳトランジスタＴ７のゲート電圧が低下（上昇）するの
で、第５ｎＭＯＳトランジスタＴ５及び第７ｎＭＯＳト
ランジスタＴ７のドレイン・ソース間に流れる電流は前
記ばらつきによらずほぼ一定となり、出力端Ｑ、＊Ｑの
ＥＣＬレベルは安定する。

【００１６】さらに、低電位側電源配線ＶＥＥの電位が
標準値よりも低下（上昇）した場合、第３抵抗Ｒ６と第
４抵抗Ｒ７の分圧により第９ｎＭＯＳトランジスタＴ９
のゲート電位の変化は低電位側電源配線ＶＥＥの変化よ
りも小さく、従って低電位側電源配線ＶＥＥに対するｎ
ＭＯＳトランジスタＴ５、Ｔ７及びＴ９のゲート電圧が
上昇（低下）する。このため、第９ｎＭＯＳトランジス
タＴ９のドレイン・ソース間に流れる電流が増加（減
少）し、同様に第５ｎＭＯＳトランジスタＴ５及び第７
ｎＭＯＳトランジスタＴ７のドレイン・ソース間に流れ
る電流も増加（減少）しようとする。しかし、第９ｎＭ
ＯＳトランジスタＴ９のドレイン・ソース間に流れる電
流が増加（減少）することにより第５ｎＭＯＳトランジ
スタＴ５及び第７ｎＭＯＳトランジスタＴ７のゲート電
位が低下（上昇）し、第５ｎＭＯＳトランジスタＴ５及
び第７ｎＭＯＳトランジスタＴ７のドレイン・ソース間
に流れる電流はほぼ一定となり、出力端Ｑ、＊ＱのＥＣ
Ｌレベルは安定する。

【００１７】以上述べたように、抵抗やＭＯＳトランジ
スタの特性の製造上のばらつきがあったり、電源電圧が
変動しても、一対の出力端Ｑ、＊ＱのＥＣＬレベルは安
定する。換言すれば、この安定性の故に、ＣＭＯＳチッ
プ上にＣＭＯＳレベル／ＥＣＬレベル変換回路を構成す
ることが可能となる。

【００１８】本発明の第１態様では、例えば図２に示す
如く、第４ｐＭＯＳトランジスタＴ４のゲートは第１抵
抗Ｒ２、Ｒ３の中間点Ａに接続され、上記第５ｐＭＯＳ
トランジスタのゲートは第２抵抗Ｒ４、Ｒ５の中間点Ｂ
に接続され、さらに、第１抵抗Ｒ２、Ｒ３の中間点Ａの
両側の点に並列接続され、第２ＭＯＳトランジスタＴ２
と連動してオン・オフされる第１０ｎＭＯＳトランジス
タＴ１０と、第２抵抗Ｒ４、Ｒ５の中間点Ｂの両側の点
に並列接続され、第１ＭＯＳトランジスタＴ１と連動し
てオン・オフされる第１１ＭＯＳトランジスタＴ１１と
を備えている。

【００１９】この第１態様では、入力端Ｄが高レベルに
遷移し、入力端＊Ｄが低レベルに遷移した場合、第１Ｍ
ＯＳトランジスタＴ１０がオン、第１１ＭＯＳトランジ
スタＴ１１がオフになり、第１抵抗Ｒ２、Ｒ３の中間点
Ａの電位が高速に上昇し、したがって第４ｐＭＯＳトラ
ンジスタＴ４のゲート電位が高速に上昇し、出力端＊Ｑ
の電位の立ち下がりがより高速となる。入力端Ｄが低レ
ベルに遷移し、入力端＊Ｄが高レベルに遷移した場合に
は、前記同様にして出力端Ｑの電位の立ち下がりがより
高速となる。

【００２０】本発明の第２態様では、例えば図３に示す
如く、第４ｐＭＯＳトランジスタＴ４のドレインと第１
抵抗Ｒ２、Ｒ３の中間点Ａとの間に接続され、第２ＭＯ
ＳトランジスタＴ２と連動してオン・オフされる第１２
ＭＯＳトランジスタＴ１２と、第６ｐＭＯＳトランジス
タＴ６のドレインと第２抵抗Ｒ４、Ｒ５の中間点Ｂとの
間に接続され、第１ＭＯＳトランジスタＴ１と連動して
オン・オフされる第１３ＭＯＳトランジスタＴ１３とを
備えている。

【００２１】この第２態様では、入力端Ｄが高レベルに
遷移し、入力端＊Ｄが低レベルに遷移する際には、第４
ｐＭＯＳトランジスタＴ４のゲート電位が上昇して第４
ｐＭＯＳトランジスタＴ４のオン抵抗が大きくなるた
め、出力端＊Ｑの電位が立ち下がり始める。この立ち下
がりの直前に、第１２ＭＯＳトランジスタＴ１２がオン
になって、出力端＊Ｑからの電荷を引き抜き、中間点Ａ
の電位をより高速に立ち上げる。これにより、出力端＊
Ｑの電位の立ち下がりがより高速となる。次に、出力端
＊Ｑの電位が中間点Ａの電位よりも低くなると、中間点
Ａから出力端＊Ｑ側へ電流が逆流して、中間点Ａの電位
が低下し、第４ｐＭＯＳトランジスタＴ４のゲート電位
が低下して出力端＊Ｑの電位が上昇し、高速応答性のた
めに出力端＊Ｑの低レベルが低下し過ぎるのを防止する
ことができる。したがって、ＥＣＬレベルが安定する。
入力端Ｄが低レベルに遷移し、入力端＊Ｄが高レベルに
遷移する際には、前記同様にして、出力端Ｑの電位の立
ち下がりがより高速となり、また、高速応答性のために
出力端Ｑの低レベルが低下し過ぎるのを防止することが
できる。したがって、ＥＣＬレベルが安定する。

【００２２】

【実施例】以下、図面に基づいて本発明の実施例を説明
する。

【００２３】図１は、第１実施例のＣＭＯＳレベル／Ｅ
ＣＬレベル変換回路を示す。

【００２４】この回路は、カレントスイッチ回路１０
と、出力バッファ回路１１と、電流源制御回路１２とか
らなる。

【００２５】カレントスイッチ回路１０は、ｎＭＯＳト
ランジスタＴ１、Ｔ２、Ｔ３及び抵抗素子Ｒ１〜Ｒ５を
備えている。ｎＭＯＳトランジスタＴ１及びＴ２のソー
スは共にｎＭＯＳトランジスタＴ３のドレインに接続さ
れ、ｎＭＯＳトランジスタＴ３のソースは電源配線ＶＥ
Ｅに接続されている。電源配線ＶＥＥの電位は、例えば
−５Ｖである。ｎＭＯＳトランジスタＴ３は、そのゲー
トがグランド線ＧＮＤに接続され、定電流源となってい
る。ｎＭＯＳトランジスタＴ２とｎＭＯＳトランジスタ
Ｔ３のゲートは、互いにレベルが反対の一対のＣＭＯＳ
レベル信号の入力端Ｄ、＊Ｄとなっている。ｎＭＯＳト
ランジスタＴ１のドレインは、抵抗素子Ｒ３、抵抗素子
Ｒ２及び抵抗素子Ｒ１を介してグランド線ＧＮＤに接続
され、ｎＭＯＳトランジスタＴ２のドレインは、抵抗素
子Ｒ５、抵抗素子Ｒ４及び抵抗素子Ｒ１を介してグラン
ド線ＧＮＤに接続されている。抵抗素子Ｒ２と抵抗素子
Ｒ４、抵抗素子Ｒ３と抵抗素子Ｒ５及びｎＭＯＳトラン
ジスタＴ１とｎＭＯＳトランジスタＴ２は、それぞれ互
いに同一形状で同一特性となっている。

【００２６】出力バッファ回路１１は、ｐＭＯＳトラン
ジスタＴ４、ｎＭＯＳトランジスタＴ５、ｐＭＯＳトラ
ンジスタＴ６及びｎＭＯＳトランジスタＴ７を備えてい
る。ｐＭＯＳトランジスタＴ４は、そのソースがグラン
ド線ＧＮＤに接続され、ゲートが抵抗素子Ｒ２と抵抗素
子Ｒ３の接続部Ａに接続され、ドレインが一対のＥＣＬ
レベル信号の一方の出力端＊Ｑとなっている。ｎＭＯＳ
トランジスタＴ５は、そのドレインがｐＭＯＳトランジ
スタＴ４のドレインに接続され、ソースが電源配線ＶＥ
Ｅに接続されている。ｐＭＯＳトランジスタＴ６は、そ
のソースがグランド線ＧＮＤに接続され、ゲートが抵抗
素子Ｒ４と抵抗素子Ｒ５の接続部Ｂに接続され、ドレイ
ンが一対のＥＣＬレベル信号の他方の出力端Ｑとなって
いる。ｎＭＯＳトランジスタＴ７は、そのドレインがｐ
ＭＯＳトランジスタＴ６のドレインに接続され、ソース
が電源配線ＶＥＥに接続されている。ｐＭＯＳトランジ
スタＴ４とｐＭＯＳトランジスタＴ６及びｎＭＯＳトラ
ンジスタＴ５とｎＭＯＳトランジスタＴ７は、それぞれ
互いに同一形状で同一特性となっている。

【００２７】電流源制御回路１２は、定電流源であるｎ
ＭＯＳトランジスタＴ５及びｎＭＯＳトランジスタＴ７
のゲートに印加する電圧を生成するものであり、抵抗素
子Ｒ６、Ｒ７、ｐＭＯＳトランジスタＴ８及びｎＭＯＳ
トランジスタＴ９を備えている。抵抗素子Ｒ６及びＲ７
の一端はそれぞれグランド線ＧＮＤ及び電源配線ＶＥＥ
に接続され、抵抗素子Ｒ６及びＲ７の他端は共にｎＭＯ
ＳトランジスタＴ９のゲートに接続されている。ｎＭＯ
ＳトランジスタＴ９は、そのソースが電源配線ＶＥＥに
接続され、ドレインがｐＭＯＳトランジスタＴ８のドレ
インに接続されている。ｐＭＯＳトランジスタＴ８は、
ゲート・ドレイン間が接続されて負荷素子となってお
り、そのソースがグランド線ＧＮＤに接続され、ドレイ
ンがｎＭＯＳトランジスタＴ５及びｎＭＯＳトランジス
タＴ７のゲートに接続されている。

【００２８】次に、上記の如く構成されたＣＭＯＳレベ
ル／ＥＣＬレベル変換回路の動作を説明する。

【００２９】入力端Ｄが高レベルに遷移し、入力端＊Ｄ
が低レベルに遷移すると、ｎＭＯＳトランジスタＴ２が
オン、ｎＭＯＳトランジスタＴ１がオフとなり、一方で
は、ｐＭＯＳトランジスタＴ６のゲート電圧が下降して
ｐＭＯＳトランジスタＴ６のオン抵抗が小さくなり、出
力端Ｑが高レベルとなって電流がグランド線ＧＮＤから
ｐＭＯＳトランジスタＴ６を通り出力端Ｑから流出し、
他方では、ｐＭＯＳトランジスタＴ４のゲート電圧が上
昇してｐＭＯＳトランジスタＴ４のオン抵抗が大きくな
り、出力端＊Ｑが低レベルとなって電流が出力端＊Ｑか
ら流入しｎＭＯＳトランジスタＴ５を通って電源配線Ｖ
ＥＥ側に流れる。

【００３０】入力端Ｄが低レベルに遷移し、入力端＊Ｄ
が高レベルに遷移すると、ｎＭＯＳトランジスタＴ１が
オン、ｎＭＯＳトランジスタＴ２がオフとなり、一方で
は、ｐＭＯＳトランジスタＴ６のゲート電圧が上昇して
ｐＭＯＳトランジスタＴ６のオン抵抗が大きくなり、出
力端Ｑが低レベルとなって電流が出力端Ｑから流入しｎ
ＭＯＳトランジスタＴ７を通って電源配線ＶＥＥ側に流
れ、他方では、ｐＭＯＳトランジスタＴ４のゲート電圧
が下降してｐＭＯＳトランジスタＴ４のオン抵抗が小さ
くなり、出力端＊Ｑが高レベルとなって電流がグランド
線ＧＮＤからｐＭＯＳトランジスタＴ４を通り出力端＊
Ｑから流出する。

【００３１】ＥＣＬレベルの振幅は例えば０．８Ｖと小
さいので、信号を高速伝送することが可能であるが、誤
動作しないようにＥＣＬレベルを安定させる必要があ
る。次に、図１のＣＭＯＳレベル／ＥＣＬレベル変換回
路から出力されるＥＣＬレベルの信号の安定性を説明す
る。

【００３２】素子特性に製造上のばらつきがあっても、
同一チップ上の素子の特性は互いに同一傾向に変移する
ので、抵抗素子Ｒ６と抵抗素子Ｒ７の特性に製造上のば
らつきがあっても抵抗素子Ｒ６と抵抗素子Ｒ７の抵抗値
の比は一定である。したがって、電源配線ＶＥＥに変動
がなければ、ｎＭＯＳトランジスタＴ９のゲート電位が
一定となり、出力端Ｑ、＊ＱのＥＣＬレベルは安定す
る。

【００３３】また、ｐＭＯＳトランジスタＴ４、Ｔ６及
びＴ８、ｎＭＯＳトランジスタＴ５、Ｔ７及びＴ９の特
性に製造上のばらつきがあり、ｎＭＯＳトランジスタＴ
９のドレイン・ソース間に流れる電流が標準値よりも大
きい（小さい）場合には、同様にｎＭＯＳトランジスタ
Ｔ５及びＴ７のドレイン・ソース間に流れる電流も標準
値よりも大きく（小さく）なろうとする。しかし、ｎＭ
ＯＳトランジスタＴ９のドレイン・ソース間に流れる電
流が標準値よりも増加（減少）することにより、ｎＭＯ
ＳトランジスタＴ５及びＴ７のゲート電圧が低下（上
昇）するので、ｎＭＯＳトランジスタＴ５及びＴ７のド
レイン・ソース間に流れる電流は前記ばらつきによらず
ほぼ一定となり、出力端Ｑ、＊ＱのＥＣＬレベルは安定
する。

【００３４】さらに、電源配線ＶＥＥの電位が標準値よ
りも低下（上昇）した場合、抵抗素子Ｒ６と抵抗素子Ｒ
７の分圧によりｎＭＯＳトランジスタＴ９のゲート電位
の変化は電源配線ＶＥＥの変化よりも小さく、従って電
源配線ＶＥＥに対するｎＭＯＳトランジスタＴ５、Ｔ７
及びＴ９のゲート電圧が上昇（低下）する。このため、
ｎＭＯＳトランジスタＴ９のドレイン・ソース間に流れ
る電流が増加（減少）し、同様にｎＭＯＳトランジスタ
Ｔ５及びＴ７のドレイン・ソース間に流れる電流も増加
（減少）しようとする。しかし、ｎＭＯＳトランジスタ
Ｔ９のドレイン・ソース間に流れる電流が増加（減少）
することによりｎＭＯＳトランジスタＴ５及びＴ７のゲ
ート電位が低下（上昇）し、ｎＭＯＳトランジスタＴ５
及びＴ７のドレイン・ソース間に流れる電流はほぼ一定
となり、出力端Ｑ、＊ＱのＥＣＬレベルは安定する。

【００３５】以上述べたように、抵抗素子やＭＯＳトラ
ンジスタの特性の製造上のばらつきがあったり、電源電
圧が変動しても、一対の出力端Ｑ、＊ＱのＥＣＬレベル
は安定する。換言すれば、この安定性の故に、ＣＭＯＳ
チップ上にＣＭＯＳレベル／ＥＣＬレベル変換回路を構
成することが可能となる。

【００３６】［第２実施例］図２は、第２実施例のＣＭ
ＯＳレベル／ＥＣＬレベル変換回路を示す。図１と同一
構成要素には同一符号を付してその説明を省略する。

【００３７】この回路は、図１の回路にさらにｎＭＯＳ
トランジスタＴ１０及びＴ１１が付加されている。すな
わち、カレントスイッチ回路１０Ａは、抵抗素子Ｒ１と
抵抗素子Ｒ２の接続部にｎＭＯＳトランジスタＴ１０及
びＴ１１のドレインが接続され、ｎＭＯＳトランジスタ
Ｔ１及びＴ２のドレインにそれぞれｎＭＯＳトランジス
タＴ１０及びＴ１１のソースが接続されている。ｎＭＯ
ＳトランジスタＴ１０及びＴ１１のゲートはそれぞれ、
ｎＭＯＳトランジスタＴ２及びｎＭＯＳトランジスタＴ
１のゲートに接続されている。ｎＭＯＳトランジスタＴ
１０とｎＭＯＳトランジスタＴ１１とは、それぞれ互い
に同一サイズで同一特性となっている。

【００３８】他の点は、図１の回路と同一である。

【００３９】上記構成において、入力端Ｄが高レベルに
遷移し、入力端＊Ｄが低レベルに遷移した場合、ｎＭＯ
ＳトランジスタＴ１０がオン、ｎＭＯＳトランジスタＴ
１１がオフになり、抵抗素子Ｒ２と抵抗素子Ｒ３との接
続部である点Ａの電位が高速に上昇し、したがってｐＭ
ＯＳトランジスタＴ４のゲート電位が高速に上昇し、出
力端＊Ｑの電位の立ち下がりが上記第１実施例の場合よ
りも高速となる。

【００４０】また、入力端Ｄが低レベルに遷移し、入力
端＊Ｄが高レベルに遷移した場合、ｎＭＯＳトランジス
タＴ１０がオフ、ｎＭＯＳトランジスタＴ１１がオンに
なり、抵抗素子Ｒ４と抵抗素子Ｒ５との接続部である点
Ｂの電位が高速に上昇し、したがってｐＭＯＳトランジ
スタＴ６のゲートの電位が高速に上昇し、出力端Ｑの電
位の立ち下がりが上記第１実施例の場合よりも高速とな
る。

【００４１】［第３実施例］図３は、第３実施例のＣＭ
ＯＳレベル／ＥＣＬレベル変換回路を示す。図２と同一
構成要素には、同一符号を付してその説明を省略する。

【００４２】この回路は、図２の回路にさらにｎＭＯＳ
トランジスタＴ１２及びＴ１３が付加されている。すな
わち、カレントスイッチ回路１１Ｂは、Ａ点とｐＭＯＳ
トランジスタＴ４のドレインとの間にｎＭＯＳトランジ
スタＴ１２が接続され、Ｂ点とｐＭＯＳトランジスタＴ
６のゲートとの間にｎＭＯＳトランジスタＴ１３が接続
されている。ｎＭＯＳトランジスタＴ１２及びＴ１３の
ゲートはそれぞれ、ｎＭＯＳトランジスタＴ２及びｎＭ
ＯＳトランジスタＴ１のゲートに接続されている。ｎＭ
ＯＳトランジスタＴ１２とｎＭＯＳトランジスタＴ１３
とは、互いに同一サイズで同一特性となっている。

【００４３】他の点は、図２の回路と同一である。

【００４４】上記構成において、入力端Ｄが高レベルに
遷移し、入力端＊Ｄが低レベルに遷移する際には、ｐＭ
ＯＳトランジスタＴ４のゲート電位が上昇してｐＭＯＳ
トランジスタＴ４のオン抵抗が大きくなるため、出力端
＊Ｑの電位が立ち下がり始める。この立ち下がりの直前
に、ｎＭＯＳトランジスタＴ１２がオンになって、出力
端＊Ｑからの電荷を引き抜き、Ａ点の電位をより高速に
立ち上げる。これにより、出力端＊Ｑの電位の立ち下が
りが第２実施例の場合よりも高速となる。次に、出力端
＊Ｑの電位がＡ点の電位よりも低くなると、Ａ点から出
力端＊Ｑ側へ電流が逆流して、Ａ点の電位が低下し、ｐ
ＭＯＳトランジスタＴ４のゲート電位が低下して出力端
＊Ｑの電位が上昇し、高速応答性のために出力端＊Ｑの
低レベルが低下し過ぎるのを防止することができる。し
たがって、ＥＣＬレベルが安定する。

【００４５】また、入力端Ｄが低レベルに遷移し、入力
端＊Ｄが高レベルに遷移する際には、ｐＭＯＳトランジ
スタＴ６のゲート電位が上昇してｐＭＯＳトランジスタ
Ｔ６のオン抵抗が大きくなるため、出力端Ｑの電位が立
ち下がり始める。この立ち下がりの直前に、ｎＭＯＳト
ランジスタＴ１３がオンになって、出力端Ｑからの電荷
を引き抜き、Ｂ点の電位をより高速に立ち上げる。これ
により、出力端Ｑの電位の立ち下がりが第２実施例の場
合よりも高速となる。次に、出力端Ｑの電位がＢ点の電
位よりも低くなると、Ｂ点から出力端Ｑ側へ電流が逆流
して、Ｂ点の電位が低下し、ｐＭＯＳトランジスタＴ６
のゲート電位が低下して出力端Ｑの電位が上昇し、高速
応答性のために出力端Ｑの低レベルが低下し過ぎるのを
防止することができる。したがって、ＥＣＬレベルが安
定する。

【００４６】

【発明の効果】以上説明した如く、本発明に係るＣＭＯ
Ｓレベル／ＥＣＬレベル変換回路によれば、ＣＭＯＳチ
ップ上にＣＭＯＳレベル／ＥＣＬレベル変換回路を構成
することが可能となり、抵抗やＭＯＳトランジスタの特
性の製造上のばらつきがあったり、電源電圧が変動して
も、一対の出力端のＥＣＬレベルが安定するという優れ
た効果を奏し、半導体装置のコスト低減に寄与するとこ
ろが大きい。

【００４７】本発明の第１態様によれば、ＥＣＬレベル
の応答速度がより高速となるという効果を奏する。

【００４８】本発明の第２態様によれば、ＥＣＬレベル
の応答速度がより高速となり、かつ、高速応答性のため
に出力レベルが不安定になるのを防止することができる
という効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１実施例のＣＭＯＳレベル／ＥＣＬ
レベル変換回路図である。

【図２】本発明の第２実施例のＣＭＯＳレベル／ＥＣＬ
レベル変換回路図である。

【図３】本発明の第３実施例のＣＭＯＳレベル／ＥＣＬ
レベル変換回路図である。

【符号の説明】

１０、１０Ａ、１０Ｂ カレントスイッチ回路 １１ 出力バッファ回路 １２ 電流源制御回路 Ｔ１〜Ｔ３、Ｔ５、Ｔ７、Ｔ９、Ｔ１０〜Ｔ１３ ｎＭ
ＯＳトランジスタ Ｔ４、Ｔ６、Ｔ８ ｐＭＯＳトランジスタ Ｒ１〜Ｒ７ 抵抗素子 Ｄ、＊Ｄ 入力端 Ｑ、＊Ｑ 出力端

Claims (3)

【特許請求の範囲】
1. 【請求項１】 一端が高電位側電源配線（ＧＮＤ）に接
   続された第１抵抗（Ｒ１、Ｒ２、Ｒ３）と、電流入力端
   が該第１抵抗の他端に接続された第１ＭＯＳトランジス
   タ（Ｔ１）と、一端が該高電位側電源配線に接続された
   第２抵抗（Ｒ１、Ｒ４、Ｒ５）と、電流入力端が該第２
   抵抗の他端に接続された第２ＭＯＳトランジスタ（Ｔ
   ２）と、ソースが該第１ＭＯＳトランジスタ及び該第２
   ＭＯＳトランジスタの電流出力端に接続されドレインが
   低電位側電源配線（ＶＥＥ）に接続され、ゲートに定電
   圧が印加される第３ｎＭＯＳトランジスタ（Ｔ３）と、
   を備えたカレントスイッチ回路（１０）と、 ソースが該高電位側電源配線に接続されゲートが該第１
   ＭＯＳトランジスタに流れる電流により電位が変化する
   点に接続された第４ｐＭＯＳトランジスタ（Ｔ４）と、
   ドレインが該４ｐＭＯＳトランジスタの該ドレインに接
   続されソースが該低電位側電源配線に接続された第５ｎ
   ＭＯＳトランジスタ（Ｔ５）と、ソースが該高電位側電
   源配線に接続されゲートが該第２ＭＯＳトランジスタに
   流れる電流により電位が変化する点に接続された第６ｐ
   ＭＯＳトランジスタ（Ｔ６）と、ドレインが該６ｐＭＯ
   Ｓトランジスタの該ドレインに接続されソースが該低電
   位側電源配線に接続された第７ｎＭＯＳトランジスタ
   （Ｔ７）と、を備えた出力バッファ回路（１１）と、 一端が該高電位側電源配線に接続された第３抵抗（Ｒ
   ６）と、一端が該第３抵抗の他端に接続され他端が該低
   電位側電源配線に接続された第４抵抗（Ｒ７）と、ゲー
   ト・ソース間が接続され電流入力端が該高電位側電源配
   線に接続された第８ＭＯＳトランジスタ（Ｔ８）からな
   る負荷素子と、ドレインが該負荷素子の電流出力端に接
   続されソースが該低電位側電源配線に接続されゲートが
   該第３抵抗の該他端に接続された第９ｎＭＯＳトランジ
   スタ（Ｔ９）と、を備えた電流源制御回路（１２）と、 を有し、該第１ＭＯＳトランジスタ及び該第２ＭＯＳト
   ランジスタのゲートが互いに反対のレベルの一対のＣＭ
   ＯＳレベル信号入力端（＊Ｄ、Ｄ）とされ、該第４ｐＭ
   ＯＳトランジスタ及び該第６ｐＭＯＳトランジスタのド
   レインが互いに反対のレベルの一対のＥＣＬレベル信号
   出力端（＊Ｑ、Ｑ）とされることを特徴とするＣＭＯＳ
   レベル／ＥＣＬレベル変換回路。
2. 【請求項２】 前記第４ｐＭＯＳトランジスタ（Ｔ４）
   のゲートは前記第１抵抗（Ｒ２、Ｒ３）の中間点に接続
   され、前記第５ｐＭＯＳトランジスタのゲートは前記第
   ２抵抗（Ｒ４、Ｒ５）の中間点に接続され、さらに、 該第１抵抗の該中間点の両側の点に並列接続され、前記
   第２ＭＯＳトランジスタ（Ｔ２）と連動してオン・オフ
   される第１０ＭＯＳトランジスタ（Ｔ１０）と、 該第２抵抗の該中間点の両側の点に並列接続され、前記
   第１ＭＯＳトランジスタ（Ｔ１）と連動してオン・オフ
   される第１１ＭＯＳトランジスタ（Ｔ１１）と、 を有することを特徴とする請求項１記載のＣＭＯＳレベ
   ル／ＥＣＬレベル変換回路。
3. 【請求項３】 前記第４ｐＭＯＳトランジスタ（Ｔ４）
   のドレインと前記第１抵抗（Ｒ２、Ｒ３）の前記中間点
   との間に接続され、前記第２ＭＯＳトランジスタ（Ｔ
   ２）と連動してオン・オフされる第１２ＭＯＳトランジ
   スタ（Ｔ１２）と、 前記第６ｐＭＯＳトランジスタ（Ｔ６）のドレインと前
   記第２抵抗（Ｒ４、Ｒ５）の前記中間点との間に接続さ
   れ、前記第１ＭＯＳトランジスタ（Ｔ１）と連動してオ
   ン・オフされる第１３ＭＯＳトランジスタ（Ｔ１３）
   と、 を有することを特徴とする請求項２記載のＣＭＯＳレベ
   ル／ＥＣＬレベル変換回路。