JPH05283632A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05283632A JPH05283632A JP4106196A JP10619692A JPH05283632A JP H05283632 A JPH05283632 A JP H05283632A JP 4106196 A JP4106196 A JP 4106196A JP 10619692 A JP10619692 A JP 10619692A JP H05283632 A JPH05283632 A JP H05283632A
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Abstract
(57)【要約】
【目的】 電源電圧が低下した場合にも出力電流の変動
が少ない出力回路を備えた半導体集積回路装置を得る。 【構成】 出力回路１を構成するＣＭＯＳトランジスタ
とは別に、クロックドゲート型インバータ（３，４）を
並列に設け、これをダイオード素子１３ａ〜１３ｃを直
列に接続した電源電圧低下検出回路と閾値制御用インバ
ータ回路１４を介して制御し、電源電圧レベルが所定値
以下となった場合に、上記クロックドゲート型インバー
タ（３，４）からの駆動電流を上記出力回路１の出力に
加算して出力する。
が少ない出力回路を備えた半導体集積回路装置を得る。 【構成】 出力回路１を構成するＣＭＯＳトランジスタ
とは別に、クロックドゲート型インバータ（３，４）を
並列に設け、これをダイオード素子１３ａ〜１３ｃを直
列に接続した電源電圧低下検出回路と閾値制御用インバ
ータ回路１４を介して制御し、電源電圧レベルが所定値
以下となった場合に、上記クロックドゲート型インバー
タ（３，４）からの駆動電流を上記出力回路１の出力に
加算して出力する。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置に
関し、特に相補型ＭＯＳトランジスタ回路を用い、電源
電圧低下時に電位低下を集積回路内部で自己検出し、さ
らに出力電流特性を調整することで、外部素子に対して
は可変で安定な定電流源を実現可能とした半導体集積回
路装置に関するものである。
関し、特に相補型ＭＯＳトランジスタ回路を用い、電源
電圧低下時に電位低下を集積回路内部で自己検出し、さ
らに出力電流特性を調整することで、外部素子に対して
は可変で安定な定電流源を実現可能とした半導体集積回
路装置に関するものである。
【０００２】
【従来の技術】図４は従来の半導体集積回路装置の出力
回路を構成する相補型ＭＯＳトランジスタを示し、Ｐチ
ャネル型出力トランジスタ１１ａとＮチャネル型出力ト
ランジスタ１１ｂが電源Ｖcc−接地ＧＮＤ間に直列に接
続され、各ゲートは内部信号入力に接続され、各ドレイ
ンは出力端子へ共通に接続されている。
回路を構成する相補型ＭＯＳトランジスタを示し、Ｐチ
ャネル型出力トランジスタ１１ａとＮチャネル型出力ト
ランジスタ１１ｂが電源Ｖcc−接地ＧＮＤ間に直列に接
続され、各ゲートは内部信号入力に接続され、各ドレイ
ンは出力端子へ共通に接続されている。
【０００３】次に動作について図５を参照して説明す
る。Ｐチャネル型出力トランジスタ１１ａとＮチャネル
型出力トランジスタ１１ｂの各ゲートに印加される内部
信号レベルに応じて各トランジスタがオン，オフ動作
し、このとき電源Ｖcc−接地ＧＮＤ間を流れる電流が出
力端子に現れる。すなわち図５において、３１は電源電
圧Ｖccの５Ｖ供給時の出力電流特性、３２は電源電圧Ｖ
ccが３Ｖに低下した際の出力電流特性であり、電源電圧
Ｖccの５Ｖ供給時（３１）に比べ、出力飽和電流Ｉosの
能力が低下し、外部素子に対する駆動能力（ファンアウ
ト特性，スイッチング特性等）が低下することを示して
いる。また、３３は上記駆動能力の低下を防ぐため、予
め出力トランジスタのサイズを大きく設計し、駆動能力
を大きくした際の電源電圧Ｖccとして５Ｖ供給時の出力
電流特性を示す。
る。Ｐチャネル型出力トランジスタ１１ａとＮチャネル
型出力トランジスタ１１ｂの各ゲートに印加される内部
信号レベルに応じて各トランジスタがオン，オフ動作
し、このとき電源Ｖcc−接地ＧＮＤ間を流れる電流が出
力端子に現れる。すなわち図５において、３１は電源電
圧Ｖccの５Ｖ供給時の出力電流特性、３２は電源電圧Ｖ
ccが３Ｖに低下した際の出力電流特性であり、電源電圧
Ｖccの５Ｖ供給時（３１）に比べ、出力飽和電流Ｉosの
能力が低下し、外部素子に対する駆動能力（ファンアウ
ト特性，スイッチング特性等）が低下することを示して
いる。また、３３は上記駆動能力の低下を防ぐため、予
め出力トランジスタのサイズを大きく設計し、駆動能力
を大きくした際の電源電圧Ｖccとして５Ｖ供給時の出力
電流特性を示す。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、電源電圧の低
下が生じた場合、出力部での出力電流特性の低下は回避
できず、ファンアウト特性及びスイッチング特性等が低
下するなどの問題点があった。
装置は以上のように構成されているので、電源電圧の低
下が生じた場合、出力部での出力電流特性の低下は回避
できず、ファンアウト特性及びスイッチング特性等が低
下するなどの問題点があった。
【０００５】また、上記問題点を回避するため、予め必
要以上の特性を持つ出力トランジスタを構成した場合
は、実動作時のスイッチングノイズによる誤動作等が生
じるという問題点があった。
要以上の特性を持つ出力トランジスタを構成した場合
は、実動作時のスイッチングノイズによる誤動作等が生
じるという問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、電源電圧が低下した場合にも安
定した電流出力を得ることができる半導体集積回路装置
を得ることを目的とする。
ためになされたもので、電源電圧が低下した場合にも安
定した電流出力を得ることができる半導体集積回路装置
を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、出力回路と並列に接続され、補助駆動電
流を出力可能な補助出力回路と、電源電圧レベルが所定
レベル以下となったとき電圧低下検知信号を出力する電
圧低下検知手段と、上記電圧低下検知信号を受け、上記
補助出力回路から補助駆動電流が出力されるように制御
する制御手段とを設けたものである。
積回路装置は、出力回路と並列に接続され、補助駆動電
流を出力可能な補助出力回路と、電源電圧レベルが所定
レベル以下となったとき電圧低下検知信号を出力する電
圧低下検知手段と、上記電圧低下検知信号を受け、上記
補助出力回路から補助駆動電流が出力されるように制御
する制御手段とを設けたものである。
【０００８】また、上記補助出力回路を構成する相補型
ＭＯＳトランジスタを、複数のＭＯＳトランジスタを直
列接続して構成し、電圧低下検知信号により上記複数の
ＭＯＳトランジスタから所定数のトランジスタを選択し
て上記相補型ＭＯＳトランジスタの実効的なチャネル長
を変化させるトランジスタ選択手段を設けたものであ
る。
ＭＯＳトランジスタを、複数のＭＯＳトランジスタを直
列接続して構成し、電圧低下検知信号により上記複数の
ＭＯＳトランジスタから所定数のトランジスタを選択し
て上記相補型ＭＯＳトランジスタの実効的なチャネル長
を変化させるトランジスタ選択手段を設けたものであ
る。
【０００９】
【作用】この発明においては、電源電圧の低下を集積回
路内部に設けた電圧低下検知手段により自己検出し、該
低下時のみ補助出力回路を駆動させて補助駆動電流を出
力して出力回路の駆動能力を増加させるようにしたの
で、出力電流特性の変動が低減される。
路内部に設けた電圧低下検知手段により自己検出し、該
低下時のみ補助出力回路を駆動させて補助駆動電流を出
力して出力回路の駆動能力を増加させるようにしたの
で、出力電流特性の変動が低減される。
【００１０】また、上記補助出力回路を構成するトラン
ジスタのチャネル長を変化させて該回路の出力電流を可
変とすることにより、より精度の高い駆動電流制御を行
うことができる。
ジスタのチャネル長を変化させて該回路の出力電流を可
変とすることにより、より精度の高い駆動電流制御を行
うことができる。
【００１１】
【実施例】以下、この発明の一実施例による半導体集積
回路装置を図１に基づいて説明する。図１において、図
４と同一符号は同一または相当部分を示し、１１ａはＰ
チャネル型出力トランジスタ、１１ｂはＮチャネル型出
力トランジスタであり、これらは通常トーテムポール型
出力トランジスタである。１２ａ〜１２ｄはＣＭＯＳク
ロックドインバータを構成するトランジスタであり、そ
のうちトランジスタ１２ｂ，１２ｃは外部素子駆動用ド
ライブトランジスタであり、そのゲート入力，ドレイン
出力は各々、出力回路１を構成するトーテムポール型出
力トランジスタ１１ａ，１１ｂのゲート入力，ドレイン
出力にそれぞれ並列に接続されている。またトランジス
タ１３ａ〜１３ｃは、電源電位Ｖcc−接地ＧＮＤ間に直
列接続された電源電圧低下検出回路であり、下端のトラ
ンジスタ１３ｃのドレインはロード抵抗１６及びインバ
ータ回路１４に接続されている。
回路装置を図１に基づいて説明する。図１において、図
４と同一符号は同一または相当部分を示し、１１ａはＰ
チャネル型出力トランジスタ、１１ｂはＮチャネル型出
力トランジスタであり、これらは通常トーテムポール型
出力トランジスタである。１２ａ〜１２ｄはＣＭＯＳク
ロックドインバータを構成するトランジスタであり、そ
のうちトランジスタ１２ｂ，１２ｃは外部素子駆動用ド
ライブトランジスタであり、そのゲート入力，ドレイン
出力は各々、出力回路１を構成するトーテムポール型出
力トランジスタ１１ａ，１１ｂのゲート入力，ドレイン
出力にそれぞれ並列に接続されている。またトランジス
タ１３ａ〜１３ｃは、電源電位Ｖcc−接地ＧＮＤ間に直
列接続された電源電圧低下検出回路であり、下端のトラ
ンジスタ１３ｃのドレインはロード抵抗１６及びインバ
ータ回路１４に接続されている。
【００１２】また、上記ＣＭＯＳクロックドインバータ
を構成するうちのトランジスタ１２ａ，１２ｄは上記イ
ンバータ回路１４の出力Ｂ点の信号に応動するスイッチ
ングトランジスタであり、クロックゲート型出力トラン
ジスタの制御用トランジスタである。さらに１５は上記
トランジスタ１２ａの駆動用クロックを作成するための
論理合わせインバータ回路である。
を構成するうちのトランジスタ１２ａ，１２ｄは上記イ
ンバータ回路１４の出力Ｂ点の信号に応動するスイッチ
ングトランジスタであり、クロックゲート型出力トラン
ジスタの制御用トランジスタである。さらに１５は上記
トランジスタ１２ａの駆動用クロックを作成するための
論理合わせインバータ回路である。
【００１３】そして以上の構成において、電源電圧低下
検出回路のトランジスタ１３ａ〜１３ｃ、及びインバー
タ回路１４がＡ点の電圧低下を検出する電圧低下検知手
段２を構成し、ＣＭＯＳクロックドインバータを構成す
るうちの外部素子駆動用ドライブトランジスタ１２ｂ，
１２ｃが補助出力回路４を構成し、ＣＭＯＳクロックド
インバータを構成するうちのスイッチングトランジスタ
１２ａ，１２ｄが制御手段３を構成するものとなってい
る。
検出回路のトランジスタ１３ａ〜１３ｃ、及びインバー
タ回路１４がＡ点の電圧低下を検出する電圧低下検知手
段２を構成し、ＣＭＯＳクロックドインバータを構成す
るうちの外部素子駆動用ドライブトランジスタ１２ｂ，
１２ｃが補助出力回路４を構成し、ＣＭＯＳクロックド
インバータを構成するうちのスイッチングトランジスタ
１２ａ，１２ｄが制御手段３を構成するものとなってい
る。
【００１４】次に動作を図２を参照しつつ説明する。い
ま、電源電圧Ｖccは定常時５Ｖ、低下時３Ｖとし、電源
電圧低下検出回路を構成するトランジスタ１３ａ〜１３
ｃの各ダイオード接続での電位降下をＶF ＝０．７Ｖと
し、またＡ点の電位に応動するインバータ回路１４の閾
値電圧をＶTHC ＝Ｖcc／２〔Ｖ〕と設定する。
ま、電源電圧Ｖccは定常時５Ｖ、低下時３Ｖとし、電源
電圧低下検出回路を構成するトランジスタ１３ａ〜１３
ｃの各ダイオード接続での電位降下をＶF ＝０．７Ｖと
し、またＡ点の電位に応動するインバータ回路１４の閾
値電圧をＶTHC ＝Ｖcc／２〔Ｖ〕と設定する。
【００１５】電源電圧Ｖccが定常状態の５Ｖ時には、電
圧低下検出手段２を構成するトランジスタ１３ａ〜１３
ｃの検出電位（Ａ点電位）はＶcc−３ＶF ＝２．９
〔Ｖ〕となり、これはインバータ回路１４の閾値電圧Ｖ
THC ＝Ｖcc／２＝２．５〔Ｖ〕以上であるため、インバ
ータ回路１４は応動せず、従ってＢ点にはＬレベル電位
が出力され、ＣＭＯＳクロックドインバータを構成する
トランジスタ１２ａ，１２ｄがＯＦＦとなり、ＣＭＯＳ
クロックドインバータ自身は“Ｚ”状態、つまり出力停
止状態となる。
圧低下検出手段２を構成するトランジスタ１３ａ〜１３
ｃの検出電位（Ａ点電位）はＶcc−３ＶF ＝２．９
〔Ｖ〕となり、これはインバータ回路１４の閾値電圧Ｖ
THC ＝Ｖcc／２＝２．５〔Ｖ〕以上であるため、インバ
ータ回路１４は応動せず、従ってＢ点にはＬレベル電位
が出力され、ＣＭＯＳクロックドインバータを構成する
トランジスタ１２ａ，１２ｄがＯＦＦとなり、ＣＭＯＳ
クロックドインバータ自身は“Ｚ”状態、つまり出力停
止状態となる。
【００１６】このとき、外部素子に対する電流供給はＣ
ＭＯＳインバータを構成するトランジスタ１１ａ，１１
ｂのみにより行われ、図２に示す出力電流特性２１を得
ることとなる。
ＭＯＳインバータを構成するトランジスタ１１ａ，１１
ｂのみにより行われ、図２に示す出力電流特性２１を得
ることとなる。
【００１７】そして電源電圧Ｖccが低下状態の３Ｖ時に
は、Ａ点電位はＶcc−３ＶF ＝０．９〔Ｖ〕となり、こ
の値はインバータ回路１４の閾値電圧ＶTHC ＝Ｖcc／２
＝１．５〔Ｖ〕以下であるため、インバータ回路１４は
応動し、Ｂ点にはＨレベル電位、即ち電圧低下検知手段
２の電圧降下検知信号が出力され、ＣＭＯＳクロックド
インバータを構成するうちのトランジスタ１２ａ，１２
ｂがＯＮとなり、ＣＭＯＳクロックドインバータは内部
信号に応動した出力を出力するようになる。
は、Ａ点電位はＶcc−３ＶF ＝０．９〔Ｖ〕となり、こ
の値はインバータ回路１４の閾値電圧ＶTHC ＝Ｖcc／２
＝１．５〔Ｖ〕以下であるため、インバータ回路１４は
応動し、Ｂ点にはＨレベル電位、即ち電圧低下検知手段
２の電圧降下検知信号が出力され、ＣＭＯＳクロックド
インバータを構成するうちのトランジスタ１２ａ，１２
ｂがＯＮとなり、ＣＭＯＳクロックドインバータは内部
信号に応動した出力を出力するようになる。
【００１８】この時、外部素子に対する電流供給はＣＭ
ＯＳトランジスタ１１ａ，１１ｂと、ＣＭＯＳクロック
ドインバータを構成するトランジスタ１２ａ〜１２ｄと
の双方にて行われ、図２に示す出力電流特性２３が得ら
れる。以上のようにして、電源電圧Ｖccが低下した場合
でも、外部素子に対しては定常状態と等価な出力電流を
供給することが可能となる。
ＯＳトランジスタ１１ａ，１１ｂと、ＣＭＯＳクロック
ドインバータを構成するトランジスタ１２ａ〜１２ｄと
の双方にて行われ、図２に示す出力電流特性２３が得ら
れる。以上のようにして、電源電圧Ｖccが低下した場合
でも、外部素子に対しては定常状態と等価な出力電流を
供給することが可能となる。
【００１９】このように本実施例によれば、ＣＭＯＳク
ロックドインバータを用いて補助出力回路４及び制御手
段３を構成し、またトランジスタ１３ａ〜１３ｃを直列
に接続し、該出力段にインバータ回路１４を設けて電源
電圧低下検知手段２を構成し、集積回路内部において電
源電圧の降下を自己検出するとともに、補助出力回路４
を自己制御することにより、電源電圧低下時に出力回路
１の駆動能力を増加させるようにしたから、出力電流特
性を低下させることなく、外部素子に対しては安定した
定電流を供給することができる。
ロックドインバータを用いて補助出力回路４及び制御手
段３を構成し、またトランジスタ１３ａ〜１３ｃを直列
に接続し、該出力段にインバータ回路１４を設けて電源
電圧低下検知手段２を構成し、集積回路内部において電
源電圧の降下を自己検出するとともに、補助出力回路４
を自己制御することにより、電源電圧低下時に出力回路
１の駆動能力を増加させるようにしたから、出力電流特
性を低下させることなく、外部素子に対しては安定した
定電流を供給することができる。
【００２０】次に本発明の第２の実施例による半導体集
積回路装置を図３に基づいて説明する。この実施例で
は、補助出力回路４を構成するＭＯＳトランジスタ自身
を複数個のＭＯＳトランジスタを用いて構成し、それら
を直列接続し、さらに分割された各トランジスタのドレ
イン出力端子を、電源電圧低下検出手段２の出力を受け
て機能するドレイン端子選択回路５１を介して選択する
ことにより、補助出力回路４を構成するトランジスタ１
２ｂ（１２ｃ）自身のチャネル長（Ｌ）を可変とするよ
うにしたものである。ここで図３ではトランジスタ１２
ｂ（１２ｃ）を５つのトランジスタにより構成した場合
を示している。
積回路装置を図３に基づいて説明する。この実施例で
は、補助出力回路４を構成するＭＯＳトランジスタ自身
を複数個のＭＯＳトランジスタを用いて構成し、それら
を直列接続し、さらに分割された各トランジスタのドレ
イン出力端子を、電源電圧低下検出手段２の出力を受け
て機能するドレイン端子選択回路５１を介して選択する
ことにより、補助出力回路４を構成するトランジスタ１
２ｂ（１２ｃ）自身のチャネル長（Ｌ）を可変とするよ
うにしたものである。ここで図３ではトランジスタ１２
ｂ（１２ｃ）を５つのトランジスタにより構成した場合
を示している。
【００２１】すなわち図３に示すように、５１は電圧低
下検知手段２を構成するトランジスタ１３ａ〜１３ｃ及
び閾値設定インバータ回路１４の出力に応動するドレイ
ン端子選択回路であり、これらは基板上に形成された５
つの出力電流特性調整用トランジスタの各ドレイン端子
Ｄ1 〜Ｄ5 に接続され、これらのうちのいずれか１つを
選択する機能を有するものである。
下検知手段２を構成するトランジスタ１３ａ〜１３ｃ及
び閾値設定インバータ回路１４の出力に応動するドレイ
ン端子選択回路であり、これらは基板上に形成された５
つの出力電流特性調整用トランジスタの各ドレイン端子
Ｄ1 〜Ｄ5 に接続され、これらのうちのいずれか１つを
選択する機能を有するものである。
【００２２】次に動作について説明する。電圧低下検知
手段２の出力電位を入力とするドレイン端子選択回路５
１にて、補助出力回路４を構成するトランジスタの各ド
レイン端子Ｄ1 〜Ｄ5 のいずれか１つを選択し、該トラ
ンジスタのチャネル長を可変とし、出力電流特性を変化
可能とする。例えば、電源電圧＝５Ｖ定常時にはドレイ
ン端子Ｄ5 を選択し、補助出力回路４を構成するトラン
ジスタのトランジスタ長（チャネル長）Ｌは（Ｌ1 ＋Ｌ
2 ＋Ｌ3 ＋Ｌ4 ＋Ｌ5 ）と大きくなり、駆動能力として
は小さなトランジスタとして機能する。
手段２の出力電位を入力とするドレイン端子選択回路５
１にて、補助出力回路４を構成するトランジスタの各ド
レイン端子Ｄ1 〜Ｄ5 のいずれか１つを選択し、該トラ
ンジスタのチャネル長を可変とし、出力電流特性を変化
可能とする。例えば、電源電圧＝５Ｖ定常時にはドレイ
ン端子Ｄ5 を選択し、補助出力回路４を構成するトラン
ジスタのトランジスタ長（チャネル長）Ｌは（Ｌ1 ＋Ｌ
2 ＋Ｌ3 ＋Ｌ4 ＋Ｌ5 ）と大きくなり、駆動能力として
は小さなトランジスタとして機能する。
【００２３】また、電源電圧＝３Ｖ低下時には、ドレイ
ン端子Ｄ1 を選択し、補助出力回路４を構成するトラン
ジスタのトランジスタ長Ｌは（Ｌ1 ）と小さくなり、駆
動能力としては大きなトランジスタとして機能する。よ
って出力トランジスタ全体としては安定な定電流源を供
給することができる。
ン端子Ｄ1 を選択し、補助出力回路４を構成するトラン
ジスタのトランジスタ長Ｌは（Ｌ1 ）と小さくなり、駆
動能力としては大きなトランジスタとして機能する。よ
って出力トランジスタ全体としては安定な定電流源を供
給することができる。
【００２４】なお、上記実施例では簡略化のため、低下
電源電圧を３Ｖと仮定して説明したが、クロックゲート
トランジスタ１２ａ〜１２ｄと閾値設定インバータ回路
１４をさらに複数個並列に接続し、各閾値設定インバー
タ回路の閾値電圧ＶTHC の設定を変化させることによ
り、より高精度な出力電流特性が得られるようにしても
よく、安定な定電流源が実現可能となる。
電源電圧を３Ｖと仮定して説明したが、クロックゲート
トランジスタ１２ａ〜１２ｄと閾値設定インバータ回路
１４をさらに複数個並列に接続し、各閾値設定インバー
タ回路の閾値電圧ＶTHC の設定を変化させることによ
り、より高精度な出力電流特性が得られるようにしても
よく、安定な定電流源が実現可能となる。
【００２５】また、上記実施例では、電圧低下検知手段
２を構成するトランジスタとしてはノーマリオントラン
ジスタ１３ａ〜１３ｃを直列接続して用いたが、これは
ＰＮ接合型ダイオードの直列接続あるいは抵抗の直列接
続によりこれを構成してもよく、上記実施例と同様の効
果を奏することができる。
２を構成するトランジスタとしてはノーマリオントラン
ジスタ１３ａ〜１３ｃを直列接続して用いたが、これは
ＰＮ接合型ダイオードの直列接続あるいは抵抗の直列接
続によりこれを構成してもよく、上記実施例と同様の効
果を奏することができる。
【００２６】
【発明の効果】以上のように、この発明に係る半導体集
積回路装置によれば、外部素子を駆動する出力トランジ
スタ部を、従来のトーテムポール型出力トランジスタに
加え、電圧低下検知回路と、閾値設定インバータ回路
と、クロックドゲート型出力特性調整用トランジスタと
を同一集積回路装置内に設けて構成し、電源電圧の低下
を集積回路内部に設けた上記電圧低下検知回路により自
己検出し、該低下時のみ補助出力回路を駆動させて補助
駆動電流を出力して出力回路の駆動能力を増加させるよ
うにしたので、外部素子に対しては電源電圧が変動して
も安定な出力電流特性を供給することができ、ファンア
ウト特性，スイッチング特性の安定した出力回路を得る
ことができるという効果がある。
積回路装置によれば、外部素子を駆動する出力トランジ
スタ部を、従来のトーテムポール型出力トランジスタに
加え、電圧低下検知回路と、閾値設定インバータ回路
と、クロックドゲート型出力特性調整用トランジスタと
を同一集積回路装置内に設けて構成し、電源電圧の低下
を集積回路内部に設けた上記電圧低下検知回路により自
己検出し、該低下時のみ補助出力回路を駆動させて補助
駆動電流を出力して出力回路の駆動能力を増加させるよ
うにしたので、外部素子に対しては電源電圧が変動して
も安定な出力電流特性を供給することができ、ファンア
ウト特性，スイッチング特性の安定した出力回路を得る
ことができるという効果がある。
【００２７】また、上記外部素子を駆動する出力トラン
ジスタ部のトランジスタ自身を複数個の分割されたトラ
ンジスタにより構成し、各トランジスタを直列に接続
し、分割されたトランジスタのドレイン端子をドレイン
選択回路により選択決定させてそのチャネル長を可変と
なるようにしたので、上記補助出力回路の出力電流を可
変とすることができ、その結果、より精度の高い駆動電
流制御を行うことができるという効果がある。
ジスタ部のトランジスタ自身を複数個の分割されたトラ
ンジスタにより構成し、各トランジスタを直列に接続
し、分割されたトランジスタのドレイン端子をドレイン
選択回路により選択決定させてそのチャネル長を可変と
なるようにしたので、上記補助出力回路の出力電流を可
変とすることができ、その結果、より精度の高い駆動電
流制御を行うことができるという効果がある。
【００２８】さらに、電源電圧低下の際のファンアウト
特性，スイッチング特性の低下を回避するために、予め
出力トランジスタサイズ（駆動能力）を大きくしたもの
と比較すると、スイッチング時のスイッチングノイズ等
を低減させることができ、ノイズ等による誤動作も低減
することができる効果がある。
特性，スイッチング特性の低下を回避するために、予め
出力トランジスタサイズ（駆動能力）を大きくしたもの
と比較すると、スイッチング時のスイッチングノイズ等
を低減させることができ、ノイズ等による誤動作も低減
することができる効果がある。
【図１】この発明の第１の実施例による半導体集積回路
装置の構成図。
装置の構成図。
【図２】上記実施例における半導体集積回路装置の出力
電流特性図。
電流特性図。
【図３】この発明の第２の実施例による半導体集積回路
装置のトランジスタ選択手段の構成図。
装置のトランジスタ選択手段の構成図。
【図４】従来の半導体集積回路装置の構成図。
【図５】従来の半導体集積回路装置の出力電流特性図。
１ 出力回路 ２ 電圧低下検知手段 ３ 制御手段 ４ 補助出力回路 ５１ ドレイン端子選択回路（トランジスタ選択手段）
Claims (3)
- 【請求項１】 内部信号に基づいて駆動電流を出力す
る、相補型ＭＯＳトランジスタからなる出力回路を有す
る半導体集積回路装置において、 上記出力回路と並列に接続され、補助駆動電流を出力可
能な補助出力回路と、 電源電圧レベルが所定レベル以下となったとき電圧低下
検知信号を出力する電圧低下検知手段と、 上記電圧低下検知信号を受け、上記補助出力回路を、補
助駆動電流を出力するよう制御する制御手段とを備えた
ことを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、 上記補助出力回路は、電源接地間に接続された相補型Ｍ
ＯＳトランジスタであり、 上記制御手段は、上記相補型ＭＯＳトランジスタと電源
との間、及び接地との間にそれぞれ接続され、上記電圧
低下検知信号を受け導通するスイッチングトランジスタ
であることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項２記載の半導体集積回路装置にお
いて、 上記補助出力回路を構成するそれぞれのＭＯＳトランジ
スタを、直列接続された複数のＭＯＳトランジスタを用
いて構成し、 上記電圧低下検知信号を受け、該検知信号に応じて上記
複数のトランジスタから所定数のトランジスタを選択し
て上記相補型ＭＯＳトランジスタの実効的なチャネル長
を変化させるトランジスタ選択手段を設けたことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106196A JPH05283632A (ja) | 1992-03-30 | 1992-03-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106196A JPH05283632A (ja) | 1992-03-30 | 1992-03-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283632A true JPH05283632A (ja) | 1993-10-29 |
Family
ID=14427426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4106196A Pending JPH05283632A (ja) | 1992-03-30 | 1992-03-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283632A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009038474A (ja) * | 2007-07-31 | 2009-02-19 | Fujitsu Microelectronics Ltd | 送信装置 |
-
1992
- 1992-03-30 JP JP4106196A patent/JPH05283632A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009038474A (ja) * | 2007-07-31 | 2009-02-19 | Fujitsu Microelectronics Ltd | 送信装置 |
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