JPH06104763A - パルス加算形ｄ／ａ変換器 - Google Patents
パルス加算形ｄ／ａ変換器Info
- Publication number
- JPH06104763A JPH06104763A JP24951492A JP24951492A JPH06104763A JP H06104763 A JPH06104763 A JP H06104763A JP 24951492 A JP24951492 A JP 24951492A JP 24951492 A JP24951492 A JP 24951492A JP H06104763 A JPH06104763 A JP H06104763A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- converter
- circuit
- clock
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】低消費電流が要求される、マイクロコンピュー
タを搭載した２線式工業計器やポータブル機器のアナロ
グ出力部に用いられるＤ／Ａ変換器において、高速，高
精度、かつ、低消費電流動作可能なＤ／Ａ変換器を提供
すること。 【構成】パルス発生器１，Ｎ段パルス発生回路２，クロ
ック同期回路３，加算回路４，積分器５より構成され
る。 【効果】Ｄ／Ａ変換器において、従来の精度を維持しな
がら、高速、かつ、低消費電流化を可能とした。
タを搭載した２線式工業計器やポータブル機器のアナロ
グ出力部に用いられるＤ／Ａ変換器において、高速，高
精度、かつ、低消費電流動作可能なＤ／Ａ変換器を提供
すること。 【構成】パルス発生器１，Ｎ段パルス発生回路２，クロ
ック同期回路３，加算回路４，積分器５より構成され
る。 【効果】Ｄ／Ａ変換器において、従来の精度を維持しな
がら、高速、かつ、低消費電流化を可能とした。
Description
【０００１】
【産業上の利用分野】本発明は、すべてのアナログ・デ
ジタル混在回路に用いられるＤ／Ａ変換器に係り、特
に、高精度かつ低消費電流が要求される、２線式工業計
器やポータブル機器のアナログ出力部に好適なパルス加
算形Ｄ／Ａ変換器に関する。
ジタル混在回路に用いられるＤ／Ａ変換器に係り、特
に、高精度かつ低消費電流が要求される、２線式工業計
器やポータブル機器のアナログ出力部に好適なパルス加
算形Ｄ／Ａ変換器に関する。
【０００２】
【従来の技術】従来より、２線式工業計器の出力部に用
いるＤ／Ａ変換器としては、ＰＷＭ（パルス幅変調）方
式のＤ／Ａ変換器が多く用いられてきた（ＦＤＩジャー
ナルＶｏｌ．２．Ｎｏ．２ １９９２）。ＰＷＭ方式の
Ｄ／Ａ変換器は、少ない部品数で比較的ローコスト、か
つ、高精度なＤ／Ａ変換器を提供できるという特徴を有
する。また、ＰＷＭ方式のＤ／Ａ変換器は、供給クロッ
クと、簡単な論理回路と、積分器のみで構成できるた
め、消費電流が少ないという特徴が有る。しかし、ＰＷ
Ｍ方式のＤ／Ａ変換器では高速化を図る場合、積分器の
時定数を下げ、供給クロックの周波数を上げる必要が有
り、このクロックの高速化は消費電流の増大をもたら
す。
いるＤ／Ａ変換器としては、ＰＷＭ（パルス幅変調）方
式のＤ／Ａ変換器が多く用いられてきた（ＦＤＩジャー
ナルＶｏｌ．２．Ｎｏ．２ １９９２）。ＰＷＭ方式の
Ｄ／Ａ変換器は、少ない部品数で比較的ローコスト、か
つ、高精度なＤ／Ａ変換器を提供できるという特徴を有
する。また、ＰＷＭ方式のＤ／Ａ変換器は、供給クロッ
クと、簡単な論理回路と、積分器のみで構成できるた
め、消費電流が少ないという特徴が有る。しかし、ＰＷ
Ｍ方式のＤ／Ａ変換器では高速化を図る場合、積分器の
時定数を下げ、供給クロックの周波数を上げる必要が有
り、このクロックの高速化は消費電流の増大をもたら
す。
【０００３】
【発明が解決しようとする課題】ＰＷＭ方式のＤ／Ａ変
換器は、高精度を維持したまま高速化を図るためには、
供給クロックの周波数を高くしなければならず、この場
合、動作周波数にほぼ比例して消費電流が増大するデジ
タル論理回路部分の消費電流が大きくなるという問題点
が有った。本発明の第一の目的は、簡単な論理回路を用
いて、低い周波数の供給クロックで動作する、高速，高
精度かつ低消費電流のＤ／Ａ変換器を提供することに有
る。また、第二の目的は、高速性，同期動作を必要とし
ない部品でＤ／Ａ変換器を構成可能とし、安価で、低消
費電流のＤ／Ａ変換器を提供することに有る。
換器は、高精度を維持したまま高速化を図るためには、
供給クロックの周波数を高くしなければならず、この場
合、動作周波数にほぼ比例して消費電流が増大するデジ
タル論理回路部分の消費電流が大きくなるという問題点
が有った。本発明の第一の目的は、簡単な論理回路を用
いて、低い周波数の供給クロックで動作する、高速，高
精度かつ低消費電流のＤ／Ａ変換器を提供することに有
る。また、第二の目的は、高速性，同期動作を必要とし
ない部品でＤ／Ａ変換器を構成可能とし、安価で、低消
費電流のＤ／Ａ変換器を提供することに有る。
【０００４】
【課題を解決するための手段】上記の目的を達成するた
めに、Ｎ段パルス発生回路とクロック同期回路より構成
され、供給クロックの周期に対して２＾ｎ（ｎ＝１，
２，…，Ｎ）倍ずつ周期が異なり、かつ、発生するパル
スが同一形状で互いに重ならないＮ段のパルス列を出力
するパルス発生器と、パルス発生器が出力する各パルス
列を、設定されたデジタルデータに応じて、選択して論
理和を出力する加算回路を設けたものである。
めに、Ｎ段パルス発生回路とクロック同期回路より構成
され、供給クロックの周期に対して２＾ｎ（ｎ＝１，
２，…，Ｎ）倍ずつ周期が異なり、かつ、発生するパル
スが同一形状で互いに重ならないＮ段のパルス列を出力
するパルス発生器と、パルス発生器が出力する各パルス
列を、設定されたデジタルデータに応じて、選択して論
理和を出力する加算回路を設けたものである。
【０００５】
【作用】パルス発生器は、供給されたクロックを用い
て、クロックの周期に対して２＾ｎ（ｎ＝１，２，…，
Ｎ）倍ずつ周期が異なり、かつ、発生するパルスが同一
形状で互いに重ならないＮ段のパルス列を連続して出力
する。加算回路は、前記パルス発生器が出力する、供給
クロックの２＾１，２＾２，…，２＾Ｎ倍の周期のパル
ス列を、設定されたデジタルデータのＤN，ＤN-1，…，
Ｄ1 （最上位ビットはＤN ）の“１”，”０”に応じて
選択して論理和をとり、出力するものである。積分器
は、加算回路のパルス列出力を、あらかじめ設定された
時定数で積分して、アナログ出力するものである。上記
作用により、本発明でＮビットのＤ／Ａ変換器を構成す
る時、加算回路が出力するパルス振幅をＶｈ，パルス幅
をＴｗ，供給クロックが２＾Ｎカウントするのに要する
時間をＴｖとすれば、アナログ出力Ｖｏは、次式で示さ
れる。
て、クロックの周期に対して２＾ｎ（ｎ＝１，２，…，
Ｎ）倍ずつ周期が異なり、かつ、発生するパルスが同一
形状で互いに重ならないＮ段のパルス列を連続して出力
する。加算回路は、前記パルス発生器が出力する、供給
クロックの２＾１，２＾２，…，２＾Ｎ倍の周期のパル
ス列を、設定されたデジタルデータのＤN，ＤN-1，…，
Ｄ1 （最上位ビットはＤN ）の“１”，”０”に応じて
選択して論理和をとり、出力するものである。積分器
は、加算回路のパルス列出力を、あらかじめ設定された
時定数で積分して、アナログ出力するものである。上記
作用により、本発明でＮビットのＤ／Ａ変換器を構成す
る時、加算回路が出力するパルス振幅をＶｈ，パルス幅
をＴｗ，供給クロックが２＾Ｎカウントするのに要する
時間をＴｖとすれば、アナログ出力Ｖｏは、次式で示さ
れる。
【０００６】 Ｖｏ＝Ｔｗ／Ｔｖ（ＤN ／２＾１＋ＤN-1／２＾２＋…Ｄ1／２＾Ｎ）Ｖｈ …（数１） また、Ｎ段パルス発生回路は、供給されたクロックを用
いて、クロックの周期に対して２＾ｎ（ｎ＝１，２，
…，Ｎ）倍ずつ周期が異なり、かつ、発生するパルスが
同一形状のＮ段のパルス列を連続して出力する。Ｎ段パ
ルス発生回路の出力は、回路の動作遅延により、各パル
ス列間で微小な重なりが発生する事を許容している。ク
ロック同期回路は、前記Ｎ段パルス発生回路の出力と供
給クロック間で論理積をとり、パルス発生器の出力が、
前記Ｎ段パルス発生回路の動作遅延により各パルス列間
で重なることを防止する。
いて、クロックの周期に対して２＾ｎ（ｎ＝１，２，
…，Ｎ）倍ずつ周期が異なり、かつ、発生するパルスが
同一形状のＮ段のパルス列を連続して出力する。Ｎ段パ
ルス発生回路の出力は、回路の動作遅延により、各パル
ス列間で微小な重なりが発生する事を許容している。ク
ロック同期回路は、前記Ｎ段パルス発生回路の出力と供
給クロック間で論理積をとり、パルス発生器の出力が、
前記Ｎ段パルス発生回路の動作遅延により各パルス列間
で重なることを防止する。
【０００７】
【実施例】以下、本発明の実施例を図により説明する。
図１は本発明のパルス加算形Ｄ／Ａ変換器のブロック
図、図２は図１のブロック図のタイムチャートを示す。
図１は本発明のパルス加算形Ｄ／Ａ変換器のブロック
図、図２は図１のブロック図のタイムチャートを示す。
【０００８】図１と図２において、パルス加算形Ｄ／Ａ
変換器の構成と動作を説明する。パルス加算形Ｄ／Ａ変
換器は、パルス発生器１，加算回路４，積分器５より構
成され、更に、パルス発生器１は、Ｎ段パルス発生回路
２とクロック同期回路３より構成される。クロックはパ
ルス発生器１に供給される。パルス発生器１は、クロッ
クの周期Ｔにたいして、２＾１倍，２＾２倍，…，２＾
Ｎ倍の各周期で、かつ、同一形状で互いに重ならないパ
ルス列Ｐ1〜ＰNを連続して出力する。加算回路４は、Ｐ
1，Ｐ2，…，ＰNのパルス列を、Ｎビットのデジタル設
定データ、ＤN，ＤN-1，Ｄ1に対応させて、デジタルデ
ータが“１”のパルス列を選択して加算し、出力する。
積分器５は、加算回路の出力をあらかじめ定められた時
定数で積分して、アナログ電圧として出力する。前記パ
ルス発生器１に内蔵される前記Ｎ段パルス発生回路２
は、クロックの周期Ｔにたいして、２＾１倍，２＾２
倍，…，２＾Ｎ倍の周期で、かつ、パルス幅がＴのパル
ス列、Ｔ1，Ｔ2，…，ＴN を発生する。このパルス列の
タイムチャートを図２に示す。図２において、パルス
列，Ｔ1，Ｔ2，…，ＴN は、互いに重ならず、周期２＾
１・Ｔ，２＾２・Ｔ，…，２＾Ｎ・Ｔ、パルス幅Ｔのパ
ルス列を示している。ここで、Ｎ段パルス発生回路２の
各段のパルス発生が完全に同期していれば、パルスの重
なりは発生しない。しかし、実際の回路では、パルス
列、Ｔ1〜ＴNの発生時にパルスの立上り，立ち下がりに
おいて遅延・ばらつきが発生し、微小にパルスの重なり
が発生する。このパルスの重なりは、後段の加算回路３
で論理和をとった場合に、パルス幅を短くし、積分器５
による積分後のアナログ出力に誤差を与える。従って、
Ｎ段パルス発生回路２の直後に、パルス列Ｔ1〜ＴNのパ
ルス重なりを防止するため、クロック同期回路３を設け
ている。クロック同期回路３は、パルス列Ｔ1〜ＴNとク
ロックの論理積をとり、Ｐ1〜ＰNのパルス列を出力す
る。クロックのパルス幅はＴ／２であり、パルス列Ｔ1
〜ＴNにたいしてＴ／２だけ遅れて立ち上がる。従っ
て、Ｔ1〜ＴNのパルス列は、最大Ｔ／２までの遅延、及
び、バラツキが許容される。このクロック同期回路３を
設けることにより、Ｎ段パルス発生回路に、高速ロジッ
クや同期カウンタなどのハイコスト、消費電流の大きい
部品を使用せずに済む。
変換器の構成と動作を説明する。パルス加算形Ｄ／Ａ変
換器は、パルス発生器１，加算回路４，積分器５より構
成され、更に、パルス発生器１は、Ｎ段パルス発生回路
２とクロック同期回路３より構成される。クロックはパ
ルス発生器１に供給される。パルス発生器１は、クロッ
クの周期Ｔにたいして、２＾１倍，２＾２倍，…，２＾
Ｎ倍の各周期で、かつ、同一形状で互いに重ならないパ
ルス列Ｐ1〜ＰNを連続して出力する。加算回路４は、Ｐ
1，Ｐ2，…，ＰNのパルス列を、Ｎビットのデジタル設
定データ、ＤN，ＤN-1，Ｄ1に対応させて、デジタルデ
ータが“１”のパルス列を選択して加算し、出力する。
積分器５は、加算回路の出力をあらかじめ定められた時
定数で積分して、アナログ電圧として出力する。前記パ
ルス発生器１に内蔵される前記Ｎ段パルス発生回路２
は、クロックの周期Ｔにたいして、２＾１倍，２＾２
倍，…，２＾Ｎ倍の周期で、かつ、パルス幅がＴのパル
ス列、Ｔ1，Ｔ2，…，ＴN を発生する。このパルス列の
タイムチャートを図２に示す。図２において、パルス
列，Ｔ1，Ｔ2，…，ＴN は、互いに重ならず、周期２＾
１・Ｔ，２＾２・Ｔ，…，２＾Ｎ・Ｔ、パルス幅Ｔのパ
ルス列を示している。ここで、Ｎ段パルス発生回路２の
各段のパルス発生が完全に同期していれば、パルスの重
なりは発生しない。しかし、実際の回路では、パルス
列、Ｔ1〜ＴNの発生時にパルスの立上り，立ち下がりに
おいて遅延・ばらつきが発生し、微小にパルスの重なり
が発生する。このパルスの重なりは、後段の加算回路３
で論理和をとった場合に、パルス幅を短くし、積分器５
による積分後のアナログ出力に誤差を与える。従って、
Ｎ段パルス発生回路２の直後に、パルス列Ｔ1〜ＴNのパ
ルス重なりを防止するため、クロック同期回路３を設け
ている。クロック同期回路３は、パルス列Ｔ1〜ＴNとク
ロックの論理積をとり、Ｐ1〜ＰNのパルス列を出力す
る。クロックのパルス幅はＴ／２であり、パルス列Ｔ1
〜ＴNにたいしてＴ／２だけ遅れて立ち上がる。従っ
て、Ｔ1〜ＴNのパルス列は、最大Ｔ／２までの遅延、及
び、バラツキが許容される。このクロック同期回路３を
設けることにより、Ｎ段パルス発生回路に、高速ロジッ
クや同期カウンタなどのハイコスト、消費電流の大きい
部品を使用せずに済む。
【０００９】次に、本実施例とＰＷＭ方式において、同
一周波数のクロックが供給されたときの高速性について
比較する。本発明のパルス加算形Ｄ／Ａ変換器，ＰＷＭ
方式Ｄ／Ａ変換器ともに、パルスを積分してアナログ出
力が得られる。従って、積分出力のリップルが、Ｄ／Ａ
変換器の最大の誤差要因となる。積分器の時定数をτ，
積分器へのパルスが“１”の時間をｔ，パルス振幅をＶ
ｈとすると、積分器出力の最大リップルＶｐは次式で示
される。
一周波数のクロックが供給されたときの高速性について
比較する。本発明のパルス加算形Ｄ／Ａ変換器，ＰＷＭ
方式Ｄ／Ａ変換器ともに、パルスを積分してアナログ出
力が得られる。従って、積分出力のリップルが、Ｄ／Ａ
変換器の最大の誤差要因となる。積分器の時定数をτ，
積分器へのパルスが“１”の時間をｔ，パルス振幅をＶ
ｈとすると、積分器出力の最大リップルＶｐは次式で示
される。
【００１０】 Ｖｐ＝Ｖｈ（１−ｅ＾（−ｔ／τ）） …（数２） ここで、供給クロックの周期が共通でＴのとき、Ｎビッ
トのＤ／Ａ変換器を本実施例とＰＷＭ方式で構成して一
定値をアナログ出力する場合について、比較する。Ｄ／
Ａ出力のリップルは、ＰＷＭ方式ではｔが次式の時最大
となる。
トのＤ／Ａ変換器を本実施例とＰＷＭ方式で構成して一
定値をアナログ出力する場合について、比較する。Ｄ／
Ａ出力のリップルは、ＰＷＭ方式ではｔが次式の時最大
となる。
【００１１】 ｔ1＝２＾Ｎ・Ｔ／２ …（数３） また、本実施例では、各パルス列で出力“１”の時間は
常に一定であるから、Ｄ／Ａ出力のリップルは、次式に
示されるｔで常に最大となる。
常に一定であるから、Ｄ／Ａ出力のリップルは、次式に
示されるｔで常に最大となる。
【００１２】 ｔ2＝Ｔ／２ …（数４） 従って、出力リップルを同一に押さえるために必要な積
分器の時定数は、PWM方式の場合をτ1，パルス加算形の
場合をτ2とすれば、（数２）の指数部が等しくなれば
良いから、次式で示される。
分器の時定数は、PWM方式の場合をτ1，パルス加算形の
場合をτ2とすれば、（数２）の指数部が等しくなれば
良いから、次式で示される。
【００１３】 ｔ1／τ1＝ｔ2／τ2 …（数５） （数３)，(数４）を（数５）に代入して整理すると、 τ2／τ1＝１／２＾Ｎ …（数６） （数６）より、本実施例のパルス加算形Ｄ／Ａ変換器で
ＮビットのＤ／Ａ変換器を構成する場合、ＰＷＭ方式に
比べて、１／２＾Ｎの時定数で同一出力リップルに押さ
えることが出来る。故に、本実施例のパルス加算形Ｄ／
Ａ変換器は、同一周期クロックが供給される条件におい
て積分器の時定数で比較すると、ＰＷＭ方式Ｄ／Ａ変換
器に比べて２＾Ｎ倍の高速性が期待できる。これは即
ち、同一速度，精度のＤ／Ａ変換器を構成する場合に、
本実施例のパルス加算形Ｄ／Ａ変換器は、ＰＷＭ方式Ｄ
／Ａ変換器に比べて、低速クロックの供給で実現でき
る。
ＮビットのＤ／Ａ変換器を構成する場合、ＰＷＭ方式に
比べて、１／２＾Ｎの時定数で同一出力リップルに押さ
えることが出来る。故に、本実施例のパルス加算形Ｄ／
Ａ変換器は、同一周期クロックが供給される条件におい
て積分器の時定数で比較すると、ＰＷＭ方式Ｄ／Ａ変換
器に比べて２＾Ｎ倍の高速性が期待できる。これは即
ち、同一速度，精度のＤ／Ａ変換器を構成する場合に、
本実施例のパルス加算形Ｄ／Ａ変換器は、ＰＷＭ方式Ｄ
／Ａ変換器に比べて、低速クロックの供給で実現でき
る。
【００１４】本実施例によれば、安価な論理回路でＤ／
Ａ変換器を構成でき、かつ、低消費電流で高速・高精度
なＤ／Ａ変換器を構成できる効果がある。
Ａ変換器を構成でき、かつ、低消費電流で高速・高精度
なＤ／Ａ変換器を構成できる効果がある。
【００１５】図３に本発明の別の実施例を示す。図３
は、４ビットのパルス加算形Ｄ／Ａ変換器の実施例を示
している。クロックは４ビットカウンタ６と４入力ＮＡ
ＮＤ回路１２，１３，１４，１５に供給される。４ビッ
トカウンタは、クロックを１／２，１／４，１／８，１
／１６分周した出力Ｑ1，Ｑ2，Ｑ3，Ｑ4を出力する。イ
ンバータ７，８，９と２入力ＡＮＤ回路１０，１１は、
Ｑ1，Ｑ2，Ｑ3 の出力から、非定信号Ｑ1 ，非定信号Ｑ
1 ・非定信号Ｑ2 ，非定信号Ｑ1 ・非定信号Ｑ2・非定
信号Ｑ3 の論理出力を作成する。これらの出力とＱ2 ，
Ｑ3 ，Ｑ4 の出力を、各々４入力ＮＡＮＤ回路１３，１
４，１５で論理積をとることにより、互いに重ならな
い、周期２・Ｔ，４・Ｔ，８・Ｔ，１６・Ｔのパルス列
が作成される。４入力ＮＡＮＤ回路１２，１３，１４，
１５は、クロックを入力してクロック同期を行い、更
に、Ｄ／Ａ設定データＤ0〜Ｄ3を入力して、Ｄ0〜Ｄ3が
“１”であるとき、対応するパルス列を選択して４入力
ＮＡＮＤ回路１６に出力し、パルス列を加算する。本実
施例においては、前記実施例における、Ｎ段パルス発生
回路２とクロック同期回路３と加算回路４が一体化され
て全機能を果たしている。ＣＭＯＳバッファ回路１７
は、デジタル回路の電源電圧とは別に、Ｖref により安
定した電源電圧を供給されて、４入力ＮＡＮＤ回路１６
の出力振幅を波形整形する。Ｒ１，Ｃ１で積分されたパ
ルス列は、バッファアンプ２０を介してＤ／Ａ変換器出
力として、アナログ出力される。
は、４ビットのパルス加算形Ｄ／Ａ変換器の実施例を示
している。クロックは４ビットカウンタ６と４入力ＮＡ
ＮＤ回路１２，１３，１４，１５に供給される。４ビッ
トカウンタは、クロックを１／２，１／４，１／８，１
／１６分周した出力Ｑ1，Ｑ2，Ｑ3，Ｑ4を出力する。イ
ンバータ７，８，９と２入力ＡＮＤ回路１０，１１は、
Ｑ1，Ｑ2，Ｑ3 の出力から、非定信号Ｑ1 ，非定信号Ｑ
1 ・非定信号Ｑ2 ，非定信号Ｑ1 ・非定信号Ｑ2・非定
信号Ｑ3 の論理出力を作成する。これらの出力とＱ2 ，
Ｑ3 ，Ｑ4 の出力を、各々４入力ＮＡＮＤ回路１３，１
４，１５で論理積をとることにより、互いに重ならな
い、周期２・Ｔ，４・Ｔ，８・Ｔ，１６・Ｔのパルス列
が作成される。４入力ＮＡＮＤ回路１２，１３，１４，
１５は、クロックを入力してクロック同期を行い、更
に、Ｄ／Ａ設定データＤ0〜Ｄ3を入力して、Ｄ0〜Ｄ3が
“１”であるとき、対応するパルス列を選択して４入力
ＮＡＮＤ回路１６に出力し、パルス列を加算する。本実
施例においては、前記実施例における、Ｎ段パルス発生
回路２とクロック同期回路３と加算回路４が一体化され
て全機能を果たしている。ＣＭＯＳバッファ回路１７
は、デジタル回路の電源電圧とは別に、Ｖref により安
定した電源電圧を供給されて、４入力ＮＡＮＤ回路１６
の出力振幅を波形整形する。Ｒ１，Ｃ１で積分されたパ
ルス列は、バッファアンプ２０を介してＤ／Ａ変換器出
力として、アナログ出力される。
【００１６】本実施例によれば、前記実施例におけるＮ
段パルス発生回路３，クロック同期回路４，加算回路５
が一体化されて、前記実施例に比べて、ローコストでパ
ルス加算形Ｄ／Ａ変換器を構成できる。また、安定電源
電圧Ｖref で駆動するCMOSバッファで波形整形されたパ
ルス列が最終的に出力されることにより、高精度なＤ／
Ａ変換器を実現できる効果がある。
段パルス発生回路３，クロック同期回路４，加算回路５
が一体化されて、前記実施例に比べて、ローコストでパ
ルス加算形Ｄ／Ａ変換器を構成できる。また、安定電源
電圧Ｖref で駆動するCMOSバッファで波形整形されたパ
ルス列が最終的に出力されることにより、高精度なＤ／
Ａ変換器を実現できる効果がある。
【００１７】本実施例の回路において、４ビットカウン
タ６のビット数を増加させて、インバータ，２入力ＡＮ
Ｄ回路を順次増やして行けば、高分解能のＤ／Ａ変換器
が構成できることは、容易に想像できる。
タ６のビット数を増加させて、インバータ，２入力ＡＮ
Ｄ回路を順次増やして行けば、高分解能のＤ／Ａ変換器
が構成できることは、容易に想像できる。
【００１８】
【発明の効果】本発明によれば、ＮビットのＤ／Ａ変換
器を構成した場合、同一精度・速度のＰＷＭ方式Ｄ／Ａ
変換器に比較して、供給クロックを１／２＾Ｎに低減で
きるため、消費電流を低減できる効果がある。これは、
また、供給クロック周波数が等しい時、積分器の時定数
に換算して、２＾Ｎ倍の高速性能が得られるという効果
がある。
器を構成した場合、同一精度・速度のＰＷＭ方式Ｄ／Ａ
変換器に比較して、供給クロックを１／２＾Ｎに低減で
きるため、消費電流を低減できる効果がある。これは、
また、供給クロック周波数が等しい時、積分器の時定数
に換算して、２＾Ｎ倍の高速性能が得られるという効果
がある。
【図１】本発明の一実施例のブロック図である。
【図２】図１のブロック図の動作を示すタイムチャート
である。
である。
【図３】別の実施例の回路図である。
１…パルス発生器、２…Ｎ段パルス発生回路、３…クロ
ック同期回路、４…加算回路、５…積分器、６…４ビッ
トカウンタ、７，８，９…インバータ、１０，１１…２
入力ＡＮＤ回路、１２，１３，１４，１５…４入力ＮＡ
ＮＤ回路、１７…ＣＭＯＳバッファ、１８…Ｒ１、１９
…Ｃ１、２０…バッファアンプ。
ック同期回路、４…加算回路、５…積分器、６…４ビッ
トカウンタ、７，８，９…インバータ、１０，１１…２
入力ＡＮＤ回路、１２，１３，１４，１５…４入力ＮＡ
ＮＤ回路、１７…ＣＭＯＳバッファ、１８…Ｒ１、１９
…Ｃ１、２０…バッファアンプ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡部 典利 茨城県勝田市市毛882番地 株式会社日立 製作所計測器事業部内
Claims (2)
- 【請求項１】供給されたクロックの周期に対して、２＾
ｎ（ｎ＝１，２，…，Ｎ）倍ずつ周期が異なり、かつ、
発生するパルスが同一形状で互いに重ならないＮ段のパ
ルス列を発生するパルス発生器と、加算回路と、積分器
よりなるＮビットのＤ／Ａ変換器において、前記加算回
路は、設定されたデジタルデータに応じて前記パルス発
生器のパルス列出力を選択・加算して出力することを特
徴とするパルス加算形Ｄ／Ａ変換器。 - 【請求項２】請求項１において、前記パルス発生器は、
パルスの重なりが発生しないように、クロック同期回路
を設けたことを特徴とするパルス加算形Ｄ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24951492A JPH06104763A (ja) | 1992-09-18 | 1992-09-18 | パルス加算形ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24951492A JPH06104763A (ja) | 1992-09-18 | 1992-09-18 | パルス加算形ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104763A true JPH06104763A (ja) | 1994-04-15 |
Family
ID=17194111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24951492A Pending JPH06104763A (ja) | 1992-09-18 | 1992-09-18 | パルス加算形ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104763A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8378873B2 (en) | 2010-12-09 | 2013-02-19 | Advantest Corporation | Analog to digital converter and digital to analog converter |
-
1992
- 1992-09-18 JP JP24951492A patent/JPH06104763A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8378873B2 (en) | 2010-12-09 | 2013-02-19 | Advantest Corporation | Analog to digital converter and digital to analog converter |
| US8941521B2 (en) | 2010-12-09 | 2015-01-27 | Advantest Corporation | Analog to digital converter and digital to analog converter |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6044113A (en) | Digital pulse width modulator | |
| JPS6260853B2 (ja) | ||
| JP2967577B2 (ja) | 多チャンネルパルス幅変調回路 | |
| JPS62261215A (ja) | パルス発生回路 | |
| EP0858163B1 (en) | Pulse width modulation operation circuit | |
| JPH05167450A (ja) | アナログ・デジタル変換回路 | |
| US4508000A (en) | Frequency-selectable signal generator | |
| JP3417517B2 (ja) | ダイレクト・デジタル・シンセサイザ | |
| KR100236083B1 (ko) | 펄스 발생회로 | |
| JPH0983368A (ja) | Ｄ／ａ変換回路 | |
| JPS6159486A (ja) | 表示信号発生装置 | |
| JP3311208B2 (ja) | 電圧／周波数変換器 | |
| JPH0879029A (ja) | ４相クロツクパルス発生回路 | |
| JP2002314424A (ja) | デジタル・アナログ変換回路 | |
| JP2641890B2 (ja) | 半導体集積回路 | |
| SU622070A1 (ru) | Цифровой генератор функций | |
| JP3444761B2 (ja) | ダイレクト・デジタル・シンセサイザ | |
| JP2689539B2 (ja) | 分周器 | |
| SU1483438A1 (ru) | Многофазный импульсный стабилизатор напр жени | |
| JPH0124986Y2 (ja) | ||
| SU766034A1 (ru) | Устройство дл формировани частотно- манипулированных сигналов | |
| JPH03192923A (ja) | クロック発生回路 | |
| JPH0214617A (ja) | カウンタ装置 | |
| JPH0572772B2 (ja) | ||
| JPH066137A (ja) | 任意波形発生器 |