JPH06105757B2 - マスタ・スライス型半導体集積回路 - Google Patents

マスタ・スライス型半導体集積回路

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JPH06105757B2
JPH06105757B2 JP62031782A JP3178287A JPH06105757B2 JP H06105757 B2 JPH06105757 B2 JP H06105757B2 JP 62031782 A JP62031782 A JP 62031782A JP 3178287 A JP3178287 A JP 3178287A JP H06105757 B2 JPH06105757 B2 JP H06105757B2
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    • H—ELECTRICITY
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Description

【発明の詳細な説明】 〔概要〕 本発明はマスタ・スライス型半導体集積回路であって、
出力回路領域が隣接し、入力回路領域が上記出力回路領
域を挟んで対向する鏡映関係の対の入出力セルで複数の
入出力セルを構成することにより、各入出力セルの各部
の利用効率を向上し設計の自由度を向上させる。
〔産業上の利用分野〕
本発明はマスタ・スライス型半導体集積回路に関し、複
数の入出力セルと複数の基本セルが予め形成された半導
体集積回路に関する。
マスタ・スライス型半導体集積回路、いわゆるセミカス
タム半導体集積回路では、一般にチップ中央部に複数の
基本セルがアレイ状に形成され、チップ周辺部等の専用
領域に外部回路とのインターフェース回路としての入力
バッファ又は出力バッファを構成する複数の入出力セル
が形成されるよう予め定められている。
〔従来の技術〕
第４図は従来の半導体集積回路の入出力セルの一例の平
面図を示す。
図中、11a〜11dは入出力セルであり、これらの入出力セ
ル11a〜11dには、夫々パッド12a〜12d,入力保護回路領
域13a〜13d,出力回路領域14a〜14d,入力回路領域15a〜1
5dが設けられている。
入出力セル11a〜11dは計算機による自動配線設計が容易
にできる様にそれぞれ同一構成のものが繰返しならべら
れている。各入出力セル11a〜11dは出力回路領域14a〜1
4dの右方に入力回路領域15a〜15dが設けられた構成とさ
れている。
また、入出力セル11a〜11dはアルミニウムの２層配線構
造であり、第１層は回路配線ラインに使用され、第２層
は電源ラインに使用される。
〔発明が解決しようとする問題点〕
従来の半導体集積回路では、パッド12bと出力回路領域1
4a,14bとが第１層の配線ライン16で接続されて入出力セ
ル11a,11bで１個の出力バッファの２倍の出力駆動能力
を持つ出力バッファ回路が構成されている。このため、
二点鎖線17aに示す如く、入力保護回路領域13aから入力
回路領域15aを通る配線ラインを設けたくとも配線ライ
ン16と交叉してしまうために許されず、パッド12a,入力
保護回路13a,入力回路領域15a,15bは使用できなかっ
た。
また、パッド12dは配線ライン18によって入力保護回路
領域13d及び出力回路領域14c,14dに接続され、入力保護
回路領域13dは入力回路領域15dを通る配線ライン19が接
続されて、バッファセル11c,11dで出力バッファ回路が
構成され、パッド12dは双方向の入出力用に用いられ
る。ここでもパッド12c,入力保護回路領域13c,入力回路
領域15cは使用できず、バッファセル11a〜11dの使用効
率が悪いという問題点があった。
更にバッファセル11c,11dで構成する双方向入出力バッ
ファ回路は二点鎖線17bに示す如く入力保護回路領域13c
から入力回路領域15cを通す配線ラインを設けたくとも
配線ライン18と交叉してしまうために許されずパッド12
dの代りにパッド12cを使用することができず設計上の自
由度が低いという問題点があった。
本発明は上記の点に鑑みてなされたものであり、各入出
力セルの各部の利用効率が向上し、設計の自由度が向上
する半導体集積回路を提供することを目的とする。
〔問題点を解決するための手段〕
本発明の半導体集積回路は、各々が１つのパッド（22a,
22b,22c又は22d）と１つの入力回路領域（25a,25b,25c
又は25d）と１つの出力回路領域（24a,24b,24c又は24
d）を有する複数の入出力セル（21a〜21d）と、複数の
基本セル（65）とが予め形成され、配線パターンの変更
により所望の回路を構成するマスタ・スライス型半導体
集積回路であり、 隣接する２つの入出力セル（21aと21b,21cと21d）は、
２つの出力回路領域（24aと24b,24cと24d）が隣接し、
且つ２つの入力回路領域（25aと25b,25cと25d）が該２
つの出力回路領域（24aと24b,24cと24d）を挟んで対向
する、鏡映関係の対となるように配置され、 該２つの入出力セル（21aと21b,21cと21d）が有する２
つのパッドのうちの１つ（22a又は22b,22c又は22d）
は、該隣接する２つの出力回路（24aと24b,24cと24d）
の両方と接続され、他の１つのパッド（22b又は22a,22d
又は22c）は、該パッドが属する入出力セル（21b又は21
a,21d又は21c）内の入力回路（25b又は25a,25d又は25
c）と接続されている。
〔作用〕
本発明においては、複数の入出力セル（21a〜21d）は出
力回路領域（24aと24b,24cと24d）が隣接した鏡映関係
の対の入出力セル（21aと21b,21cと21d）で構成されて
いるため、この対の入出力セル（21aと21b）の出力回路
領域（24aと24b）で通常の２倍の出力駆動能力の出力バ
ッファ回路を構成した場合にも、この出力バッファ回路
の配線ライン（42）と交叉することなく入力回路領域
（21a）に配線ライン（41）を通すことができ、また入
出力セル（21aと21b）のパッド（22aと22b）を交換して
使用することができる。
〔実施例〕
第１図は本発明の半導体集積回路の入出力セルの一実施
例の平面図を示す。
第１図において、21a〜21dは入出力セルであり、これら
の入出力セル21a〜21dは夫々、パッド22a〜22d、入力保
護回路領域23a〜23d,出力バッファ形成用の出力回路領
域24a〜24d、入力配線用の入力回路領域25a〜25dが設け
られている。
入出力セル21a,21cは同一構成で出力回路領域24a,24cの
左方に入力回路領域25a,25cが設けられ、また入力保護
回路23a,23cは右方にパッド22a,22cとの接続端子26a,26
cが設けられ、左方に入力回路領域との接続端子27a,27c
が設けられている。
入出力セル21b,21dは同一構成で出力回路領域24b,24dの
右方に入力回路領域25b,25dが設けられ、また入力保護
回路23b,23dは左方にパッド22b,22dとの接続端子26b,26
dが設けられ、右方に入力回路領域との接続端子27b,27d
が設けられている。
上記の入出力セル21aと21bとは互いに出力回路領域24a,
24bを隣接させ、かつ入力回路領域25a,25bは出力回路領
域24a,24bを挾んで鏡映関係にあり、対を構成してい
る。同様に入出力セル21cと21dとは鏡映関係で対を構成
している。
半導体集積回路は全体として第２図に示す如く、半導体
チップ60の破線61に囲まれる中央部に複数の基本セル65
がアレイ状に形成され、破線61より外側の周辺部に複数
の入出力セルが形成されている。ここで、「Ｆ」で示す
入出力セル62は上記入出力セル21a,21cと同一構成のも
のである。
で示す入出力セル63は入出力セル62と鏡映の関係にある
入出力セル21b,21dと同一構成のものであり、入出力セ
ル62と63とで対をなしている。これらの入出力セル62,6
3の対と他の対との間は必要に応じて隣接し又は離間し
ている。
入力保護回路領域23a〜23d夫々には第３図（Ａ）に示す
如き入力保護回路が構成される。図中、端子30が接続端
子26a〜26dに相当し、端子31が接続端子27a〜27cに相当
する。端子30はダイオードD1を介して正の電源端子32に
接続されると共に、ダイオードD2を介して負の電源端子
33に接続されている。また端子30は抵抗R1を介して端子
31と接続されている。
出力回路領域24a〜24dにはＮチャンネルMOS（メタル・
オキサイド・セミコンダクタ）トランジスタ形成部34a
〜34d,PチャンネルMOSトランジスタ形成部35a〜35dが設
けられ、ゲート36a〜36d夫々がＮチャンネルMOSトラン
ジスタ形成部34a〜34dとＰチャンネルMOSトランジスタ
形成部35a〜35dとを共通に接続して各出力回路領域24a
〜24d夫々で第３図（Ｂ）に示す如きＣ−MOS（コンプリ
メンタリーMOS）のインバータ34である出力バッファ回
路が構成されている。ここで端子35はゲート35a〜36dに
相当し、端子36はＰチャンネルMOSトランジスタ形成部3
4a〜34d及びＮチャンネルMOSトランジスタ形成部35a〜3
5d夫々のドレインに相当する。
ここで、パッド22aは配線ライン40で入力保護回路領域2
3aの接続端子26aに接続され、接続端子27aは入力回路領
域25aを通る配線ライン41で基本セル（図示せず）に接
続されている。パッド22aは入力用に用いられる。
パッド22bは配線ライン42によって出力回路領域24a,24b
夫々のＮチャンネルMOSトランジスタ形成部34a,34b及び
ＰチャンネルMOSトランジスタ形成部35a,35bのドレイン
に接続され、ゲート36a,36b夫々は配線ライン43,44夫々
によって基本セルに接続されている。これによって、出
力回路領域24a,24bで１個の出力バッファの２倍の出力
駆動能力を持つ出力バッファ回路が構成され、パッド22
bは出力用に用いられる。
また、パッド22cは配線ライン45で入力保護回路領域23c
の接続端子26c及び出力回路領域24c,24d夫々のＮチャン
ネルMOSトランジスタ形成部34c,34d及びＰチャンネルMO
Sトランジスタ形成部35c,35dのドレインに接続されてい
る。また接続端子27cは入力回路領域25cを通る配線ライ
ン46で基本セルに接続され、ゲート36c,36d夫々は配線
ライン47,48夫々によって基本セルに接続されている。
これによって、出力回路領域24c,24dで１個の出力バッ
ファの２倍の出力駆動能力を持つ出力バッファ回路が構
成され、パッド22cは双方向の入出力用に用いられる。
また、パッド22dは配線ライン49で入力保護回路領域23d
の接続端子26dに接続され、接続端子27dは入力回路領域
25dを通る配線ライン50で基本セル（図示せず）に接続
されている。パッド22dは入力用に用いられる。
このように、鏡映の関係の入出力セル22aと22b（22cと2
2d）で対をなしているために、入出力セル21a〜21d夫々
のパッド22a〜22dを全て利用することができる。第１図
において利用されていないのは入力回路領域25bだけで
ある。
また、パッド22aと22bとを交換してパッド22aを出力用
に用いパッド22bを入力用に用いることが可能であり、
パッド22cと22dとを交換してパッド22dを双方向の入出
力用に用いパッド22cを入力用に用いることが可能であ
り、設計時の自由度が大である。
更に入力回路領域25a〜25d夫々に配線ライン41,46,50等
を通す場合、配線ラインは出力回路領域24a〜25d夫々よ
り一定距離だけ離間させなければならないが、例えば入
力回路領域25a〜25dは夫々入出力セル21a〜21d内で出力
バッファ24a〜24dに隣接してはいるものの、他の入出力
セルの出力バッファとは隣接していない。例えば入力回
路領域25bは入力回路領域25cと隣接する。従って、入力
回路領域25a〜25d夫々の幅d1を従来より狭くできる。ま
た、ＮチャンネルMOS形成部34a,34bの隣接する部分は共
にソースであるため、この隣接するソースの幅d2を従来
より狭くできる。ＮチャンネルMOSトランジスタ形成部3
4c,34d及びＰチャンネルMOSトランジスタ形成部35a,35b
及び35c,35d夫々の隣接する部分のソースについても同
様である。これによって入出力セル21a〜21dの集積度を
大とすることができる。
〔発明の効果〕
上述の如く、本発明の半導体集積回路によれば、入出力
セルのパッド，入力回路領域等の利用効率が向上し、ま
た設計の自由度が向上し、更に入出力セルの集積度が向
上し、通常の２倍の駆動能力を持つ出力バッファを形成
する際に入出力回路及びパッドを効率よく使用すること
ができ、実用上きわめて有用である。
【図面の簡単な説明】
第１図は本発明の半導体集積回路の入出力セルの一実施
例の平面図、 第２図は本発明の半導体集積回路の一実施例の平面図、 第３図は入力保護回路，出力バッファ回路の夫々の一例
の回路図、 第４図は従来回路の入出力セルの一例の平面図である。 図中において、 21a〜21d,62,63は入出力セル、22a〜22dはパッド、23a
〜23dは入力保護回路領域、24a〜24dは出力回路領域、2
5a〜25dは入力回路領域、34a〜34dはＮチャンネルMOSト
ランジスタ形成部、35a〜35dはＰチャンネルMOSトラン
ジスタ形成部、40〜50は配線ラインである。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】各々が１つのパッド（22a,22b,22c又は22
    d）と１つの入力回路領域（25a,25b,25c又は25d）と１
    つの出力回路領域（24a,24b,24c又は24d）を有する複数
    の入出力セル（21a〜21d）と、複数の基本セル（65）と
    が予め形成され、配線パターンの変更により所望の回路
    を構成するマスタ・スライス型半導体集積回路におい
    て、 隣接する２つの入出力セル（21aと21b,21cと21d）は、
    ２つの出力回路領域（24aと24b,24cと24d）が隣接し、
    且つ２つの入力回路領域（25aと25b,25cと25d）が該２
    つの出力回路領域（24aと24b,24cと24d）を挟んで対向
    する、鏡映関係の対となるように配置され、 該２つの入出力セル（21aと21b,21cと21d）が有する２
    つのパッドのうちの１つ（22a又は22b,22c又は22d）
    は、該隣接する２つの出力回路（24aと24b,24cと24d）
    の両方と接続され、他の１つのパッド（22b又は22a,22d
    又は22c）は、該パッドが属する入出力セル（21b又は21
    a,21d又は21c）内の入力回路（25b又は25a,25d又は25
    c）と接続されていることを特徴とするマスタ・スライ
    ス型半導体集積回路。
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