JPH06105764B2 - ヒユ−ズ内蔵型半導体装置 - Google Patents
ヒユ−ズ内蔵型半導体装置Info
- Publication number
- JPH06105764B2 JPH06105764B2 JP14267986A JP14267986A JPH06105764B2 JP H06105764 B2 JPH06105764 B2 JP H06105764B2 JP 14267986 A JP14267986 A JP 14267986A JP 14267986 A JP14267986 A JP 14267986A JP H06105764 B2 JPH06105764 B2 JP H06105764B2
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- semiconductor device
- refractory metal
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/80—Arrangements for protection of devices protecting against overcurrent or overload, e.g. fuses or shunts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、ヒューズ内蔵型半導体装置に関し、詳しく
はヒューズ可溶材料に特徴のあるヒューズ内蔵型半導体
装置にかかるものである。
はヒューズ可溶材料に特徴のあるヒューズ内蔵型半導体
装置にかかるものである。
（従来の技術） ヒューズを素子絶縁膜上に形成したヒューズ内蔵型半導
体装置は、回路装置を構成する他の半導体装置の保護の
ためや、冗長回路をもつRAMにおける予備ビットの置換
のためや、ヒューズ溶断型ROMにおける情報書込みのた
めなどに使用されている。
体装置は、回路装置を構成する他の半導体装置の保護の
ためや、冗長回路をもつRAMにおける予備ビットの置換
のためや、ヒューズ溶断型ROMにおける情報書込みのた
めなどに使用されている。
この発明が関連するヒューズ内蔵型半導体装置における
一般的なヒューズ部分の構造は、第２図の部分断面図に
示される。同図において、１は半導体装置のシリコン基
板であり、４は基板１上に直接又は間接に形成された絶
縁膜、７はヒューズ、６は素子電極からの配線、８はヒ
ューズ７を介して配線６に接続される他方の配線であ
る。
一般的なヒューズ部分の構造は、第２図の部分断面図に
示される。同図において、１は半導体装置のシリコン基
板であり、４は基板１上に直接又は間接に形成された絶
縁膜、７はヒューズ、６は素子電極からの配線、８はヒ
ューズ７を介して配線６に接続される他方の配線であ
る。
従来、10Ω程度の比較的高抵抗のヒューズ７には、例え
ば、厚さ3000〜5000Åに形成され、導入不純物によって
シート抵抗40Ω／□とした多結晶シリコン薄膜を、幅10
μｍ、長さ３μｍ程度にトリミングしたものが多用さ
れ、あるいはAl薄膜や特別にAl2O3膜で抵抗値を調整す
るとともに保護膜としたAl薄膜が用いられている（特開
昭59-130441,特開昭60-84835参照）。
ば、厚さ3000〜5000Åに形成され、導入不純物によって
シート抵抗40Ω／□とした多結晶シリコン薄膜を、幅10
μｍ、長さ３μｍ程度にトリミングしたものが多用さ
れ、あるいはAl薄膜や特別にAl2O3膜で抵抗値を調整す
るとともに保護膜としたAl薄膜が用いられている（特開
昭59-130441,特開昭60-84835参照）。
ところが、半導体素子の微細化の進展とともに動作電流
が低下などが相俟って、半導体装置に内蔵されるヒュー
ズの特性は、ヒューズ抵抗が５Ω以下であるとともに0.
5A以下の溶断電流で30秒以内に溶断しなければならない
ものになると予想される。
が低下などが相俟って、半導体装置に内蔵されるヒュー
ズの特性は、ヒューズ抵抗が５Ω以下であるとともに0.
5A以下の溶断電流で30秒以内に溶断しなければならない
ものになると予想される。
しかしながら、従来使用されてきた多結晶シリコンのヒ
ューズでは、５Ω以下の低抵抗の実現は困難であり、ま
たそのような低抵抗の範囲ではヒューズのシリコンに電
極配線のAlが拡散してヒューズ特性が極めて変化しやす
いという問題がある。一方、低抵抗のヒューズの場合、
従来普通に使用されているAlヒューズでは、５Ω以下の
低抵抗にすることは容易であるが、溶断電流が0.5A以下
の低電流になるように設定されたとき30秒以内で切れる
ものもあるけれども１分30秒かかるものがあるというよ
うに溶断時間が不安定で、ヒューズの切れが悪いという
欠点がある。
ューズでは、５Ω以下の低抵抗の実現は困難であり、ま
たそのような低抵抗の範囲ではヒューズのシリコンに電
極配線のAlが拡散してヒューズ特性が極めて変化しやす
いという問題がある。一方、低抵抗のヒューズの場合、
従来普通に使用されているAlヒューズでは、５Ω以下の
低抵抗にすることは容易であるが、溶断電流が0.5A以下
の低電流になるように設定されたとき30秒以内で切れる
ものもあるけれども１分30秒かかるものがあるというよ
うに溶断時間が不安定で、ヒューズの切れが悪いという
欠点がある。
（発明が解決しようとする問題点） この発明は、低抵抗であるとともに低電流で短時間の溶
断が可能であるとともに溶断特性の安定したヒューズ機
能をもつ、ヒューズ内蔵型の半導体装置を提供すること
である。
断が可能であるとともに溶断特性の安定したヒューズ機
能をもつ、ヒューズ内蔵型の半導体装置を提供すること
である。
［発明の構成］ （問題点を解決するための手段と作用） この発明の半導体装置は、ヒューズが素子の電極配線に
直列に接続されたヒューズ内蔵型半導体装置であって、
該ヒューズが、半導体基体の絶縁膜に設けた溝の上を渡
して形成されるとともに、同種若しくは異種の高融点金
属の組合せにかかる高融点金属シリサイド／高融点金属
／高融点金属シリサイドの３層で構成されることを特徴
とする。内蔵されるヒューズは、トランジスタのエミッ
タ若しくはコレクタ又はソース若しくはドレイン、ある
いはダイオードなど、素子の電極配線に直列に接続され
る。
直列に接続されたヒューズ内蔵型半導体装置であって、
該ヒューズが、半導体基体の絶縁膜に設けた溝の上を渡
して形成されるとともに、同種若しくは異種の高融点金
属の組合せにかかる高融点金属シリサイド／高融点金属
／高融点金属シリサイドの３層で構成されることを特徴
とする。内蔵されるヒューズは、トランジスタのエミッ
タ若しくはコレクタ又はソース若しくはドレイン、ある
いはダイオードなど、素子の電極配線に直列に接続され
る。
高融点金属シリサイドはMoSix、WSix、TiSixなどであ
り、例えばMoSixでは膜厚3000Åでのシート抵抗が約４
Ω／□であって（ヒューズ部長さ）L/（ヒューズ部幅）
Ｗの比を１にしたときにシート抵抗は４Ωとなり、ヒュ
ーズ抵抗５Ω以下の低抵抗が実現できる。特に低抵抗が
必要である場合、同種若しくは異種の高融点金属の組合
せにかかる高融点金属シリサイド／高融点金属／高融点
金属シリサイドの３層で構成されるのが好ましい。
り、例えばMoSixでは膜厚3000Åでのシート抵抗が約４
Ω／□であって（ヒューズ部長さ）L/（ヒューズ部幅）
Ｗの比を１にしたときにシート抵抗は４Ωとなり、ヒュ
ーズ抵抗５Ω以下の低抵抗が実現できる。特に低抵抗が
必要である場合、同種若しくは異種の高融点金属の組合
せにかかる高融点金属シリサイド／高融点金属／高融点
金属シリサイドの３層で構成されるのが好ましい。
また、この発明は従来のAlヒューズの溶断時間が不安定
であるという現象を解決するためになされたもので、Al
ヒューズの不安定現象は、Alの抵抗率の温度係数が大で
あること、Alが低融点であることなどのためであること
に着目してこの発明において高融点金属シリサイドを採
用したものである。
であるという現象を解決するためになされたもので、Al
ヒューズの不安定現象は、Alの抵抗率の温度係数が大で
あること、Alが低融点であることなどのためであること
に着目してこの発明において高融点金属シリサイドを採
用したものである。
（実施例） 以下に図面を参照して本発明の参考例と実施例を説明す
る。
る。
第１図はバイポーラトランジスタのエミッタ電極に接続
されたヒューズをもつ参考例の半導体装置の平面図、第
２図は第１図II−II線に沿うヒューズ部分断面図であ
る。両図において、１はコレクタ領域を兼ねるシリコン
半導体基板、２は半導体基板１内に形成したベース領
域、３はベース領域２内に形成したエミッタ領域であっ
て、１つのトランジスタ素子を形成している。４は素子
領域2,3が形成された半導体基板１の表面に形成されたS
iO2膜、５はSiO2膜４の開孔部でベース領域２の一部に
コンタクトするAlなどのベースボンディング領域、６は
SiO2膜４上に選択的に形成されSiO2膜４の開孔部でエミ
ッタ領域３にコンタクトするAlなどのエミッタ電極、７
はMoSixからなる高融点金属シリサイドのヒューズ部
で、SiO2膜４上に形成されるとともにエミッタ電極６に
接続し、８はAlなどのエミッタボンディング領域で、ヒ
ューズ部７の他端に接続し、SiO2膜４上に形成されたも
のである。
されたヒューズをもつ参考例の半導体装置の平面図、第
２図は第１図II−II線に沿うヒューズ部分断面図であ
る。両図において、１はコレクタ領域を兼ねるシリコン
半導体基板、２は半導体基板１内に形成したベース領
域、３はベース領域２内に形成したエミッタ領域であっ
て、１つのトランジスタ素子を形成している。４は素子
領域2,3が形成された半導体基板１の表面に形成されたS
iO2膜、５はSiO2膜４の開孔部でベース領域２の一部に
コンタクトするAlなどのベースボンディング領域、６は
SiO2膜４上に選択的に形成されSiO2膜４の開孔部でエミ
ッタ領域３にコンタクトするAlなどのエミッタ電極、７
はMoSixからなる高融点金属シリサイドのヒューズ部
で、SiO2膜４上に形成されるとともにエミッタ電極６に
接続し、８はAlなどのエミッタボンディング領域で、ヒ
ューズ部７の他端に接続し、SiO2膜４上に形成されたも
のである。
ヒューズ部７の形成は、シリコンと高融点金属の別々の
ターゲットを同時にスパッタして形成したが、その他に
高融点金属シリサイドをターゲットとしてスパッタして
もよく、また蒸着法、CVD法なども採用できる。
ターゲットを同時にスパッタして形成したが、その他に
高融点金属シリサイドをターゲットとしてスパッタして
もよく、また蒸着法、CVD法なども採用できる。
参考例のヒューズ部７の寸法は、膜厚3000Å、幅10μ
ｍ、長さ約９μｍにシリサイド薄膜を形成したのち、電
極配線の６および８をそれぞれ幅10μｍ長さ３μｍづつ
シリサイド薄膜にオーバーラップして形成し、ヒューズ
抵抗部が幅10μｍ、長さ３μｍとなるようにした。多数
の半導体装置おいて、そのように形成したヒューズ抵抗
は、ばらつきがなく４Ωの値となった。
ｍ、長さ約９μｍにシリサイド薄膜を形成したのち、電
極配線の６および８をそれぞれ幅10μｍ長さ３μｍづつ
シリサイド薄膜にオーバーラップして形成し、ヒューズ
抵抗部が幅10μｍ、長さ３μｍとなるようにした。多数
の半導体装置おいて、そのように形成したヒューズ抵抗
は、ばらつきがなく４Ωの値となった。
第３図は実施例を示すヒューズ部分断面図である。
第３図において、SiO2膜４に幅15μｍ深さ1.5μｍの溝3
1を形成し、該溝内にレジストを充填し、その上にヒュ
ーズ部として、1000Å厚のMoSix、2000Å厚のMo、1000
Å厚のMoSixを参考例と同じ長さ幅の３層膜32を形成し
た後、レジストを除去してヒューズ部直下に溝を作っ
た。その後電極配線6,8を形成し、さらにパッシベーシ
ョン膜33を被覆した。このヒューズ抵抗は0.8Ωで、溝3
1は溶断をより確実にするとともに再導通することがな
かった。
1を形成し、該溝内にレジストを充填し、その上にヒュ
ーズ部として、1000Å厚のMoSix、2000Å厚のMo、1000
Å厚のMoSixを参考例と同じ長さ幅の３層膜32を形成し
た後、レジストを除去してヒューズ部直下に溝を作っ
た。その後電極配線6,8を形成し、さらにパッシベーシ
ョン膜33を被覆した。このヒューズ抵抗は0.8Ωで、溝3
1は溶断をより確実にするとともに再導通することがな
かった。
［発明の効果］ 本発明による、高融点金属シリサイドをヒューズ部とし
た半導体装置は、従来多結晶シリコンでは困難であった
ヒューズ抵抗５Ω以下のものを容易に作り得るばかりで
なく、従来低抵抗Alヒューズの欠点であった溶断特性も
改善された。すなわち、Alヒューズでは0.5Aの溶断電流
で溶断しようとすると時間とともにヒューズ抵抗が著し
く減少し、その結果、ヒューズの切れが悪く、溶断時間
が不安定であったものが、本発明の高融点金属シリサイ
ド薄膜をヒューズとしたものは、すべて0.5Aの電流で30
秒以内に安定に溶断することができた。
た半導体装置は、従来多結晶シリコンでは困難であった
ヒューズ抵抗５Ω以下のものを容易に作り得るばかりで
なく、従来低抵抗Alヒューズの欠点であった溶断特性も
改善された。すなわち、Alヒューズでは0.5Aの溶断電流
で溶断しようとすると時間とともにヒューズ抵抗が著し
く減少し、その結果、ヒューズの切れが悪く、溶断時間
が不安定であったものが、本発明の高融点金属シリサイ
ド薄膜をヒューズとしたものは、すべて0.5Aの電流で30
秒以内に安定に溶断することができた。
なお、実施例ではMoSixについてのみ記したが、WSix、T
iSixについても同様であることが確認された。
iSixについても同様であることが確認された。
第１図は本発明参考例の半導体装置の平面図、第２図は
第１図II−II線に沿うヒューズ部の部分断面図、第３図
は本発明実施例のヒューズ部の部分断面図である。 １…半導体基板、４…絶縁膜、６…電極配線（エミッタ
電極）、７…ヒューズ部、８…電極配線（エミッタボン
ディング領域）、32…３層膜のヒューズ部。
第１図II−II線に沿うヒューズ部の部分断面図、第３図
は本発明実施例のヒューズ部の部分断面図である。 １…半導体基板、４…絶縁膜、６…電極配線（エミッタ
電極）、７…ヒューズ部、８…電極配線（エミッタボン
ディング領域）、32…３層膜のヒューズ部。
Claims (4)
- 【請求項１】ヒューズが素子の電極配線に直列に接続さ
れたヒューズ内蔵型半導体装置であって、該ヒューズ
が、半導体基体の絶縁膜に設けた溝の上を渡して形成さ
れるとともに、同種若しくは異種の高融点金属の組合せ
にかかる高融点金属シリサイド／高融点金属／高融点金
属シリサイドの３層で構成されることを特徴とする半導
体装置。 - 【請求項２】高融点金属シリサイドが、MoSix、WSix、T
iSixのいずれかである特許請求の範囲第１項記載の半導
体装置。 - 【請求項３】ヒューズが、５Ω以下の抵抗値を有すると
ともに、0.5A以下の電流で30秒以内に溶断する特性をも
つ特許請求の範囲第１項記載の半導体装置。 - 【請求項４】ヒューズが直列に接続される素子の電極
が、トランジスタのエミッタ若しくはコレクタ又はソー
ス若しくはドレインである特許請求の範囲第１項記載の
半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14267986A JPH06105764B2 (ja) | 1986-06-20 | 1986-06-20 | ヒユ−ズ内蔵型半導体装置 |
| US07/302,142 US4908692A (en) | 1986-06-20 | 1989-01-27 | Fuse-containing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14267986A JPH06105764B2 (ja) | 1986-06-20 | 1986-06-20 | ヒユ−ズ内蔵型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS631054A JPS631054A (ja) | 1988-01-06 |
| JPH06105764B2 true JPH06105764B2 (ja) | 1994-12-21 |
Family
ID=15320996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14267986A Expired - Lifetime JPH06105764B2 (ja) | 1986-06-20 | 1986-06-20 | ヒユ−ズ内蔵型半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4908692A (ja) |
| JP (1) | JPH06105764B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066998A (en) * | 1989-06-30 | 1991-11-19 | At&T Bell Laboratories | Severable conductive path in an integrated-circuit device |
| US5108172A (en) * | 1989-08-11 | 1992-04-28 | Raf Electronics Corp. | Active matrix reflective image plane module and projection system |
| DE69030872D1 (de) * | 1989-08-11 | 1997-07-10 | Raf Electronics Corp | Auf halbleiter basierte matritze |
| US5451811A (en) * | 1991-10-08 | 1995-09-19 | Aptix Corporation | Electrically programmable interconnect element for integrated circuits |
| US5321322A (en) * | 1991-11-27 | 1994-06-14 | Aptix Corporation | Programmable interconnect architecture without active devices |
| FR2686737A1 (fr) * | 1992-01-29 | 1993-07-30 | Sgs Thomson Microelectronics | Composant de protection semiconducteur auto-protege. |
| US5729042A (en) * | 1995-08-14 | 1998-03-17 | Vanguard International Semiconductor Corporation | Raised fuse structure for laser repair |
| JPH11195753A (ja) | 1997-10-27 | 1999-07-21 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JPH11195711A (ja) * | 1997-10-27 | 1999-07-21 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US6274440B1 (en) * | 1999-03-31 | 2001-08-14 | International Business Machines Corporation | Manufacturing of cavity fuses on gate conductor level |
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| EP1450406A1 (en) * | 2003-02-19 | 2004-08-25 | Cavendish Kinetics Limited | Micro fuse |
| US7713792B2 (en) | 2007-10-10 | 2010-05-11 | International Business Machines Corporation | Fuse structure including monocrystalline semiconductor material layer and gap |
| KR20100102099A (ko) * | 2007-10-23 | 2010-09-20 | 비아클릭스, 인코퍼레이티드 | 멀티미디어 운영, 광고, 컨텐츠 및 서비스 시스템 |
| US20090109582A1 (en) * | 2007-10-30 | 2009-04-30 | Jack Michael D | Method of protecting circuits using integrated array fuse elements and process for fabrication |
| WO2015183906A1 (en) | 2014-05-28 | 2015-12-03 | Massachusetts Institute Of Technology | Fuse-protected electronic photodiode array |
| JP7427400B2 (ja) * | 2019-09-27 | 2024-02-05 | 太陽誘電株式会社 | キャパシタ |
| US12581942B2 (en) * | 2022-11-14 | 2026-03-17 | Globalfoundries Singapore Pte. Ltd. | Electronic fuses with an airgap under the fuse link |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4198744A (en) * | 1978-08-16 | 1980-04-22 | Harris Corporation | Process for fabrication of fuse and interconnects |
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| US4339867A (en) * | 1979-12-27 | 1982-07-20 | Reznik Barry D | Method for fixturing workpieces for heat effected joining of same |
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-
1986
- 1986-06-20 JP JP14267986A patent/JPH06105764B2/ja not_active Expired - Lifetime
-
1989
- 1989-01-27 US US07/302,142 patent/US4908692A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4908692A (en) | 1990-03-13 |
| JPS631054A (ja) | 1988-01-06 |
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