JPS62154759A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS62154759A JPS62154759A JP29410585A JP29410585A JPS62154759A JP S62154759 A JPS62154759 A JP S62154759A JP 29410585 A JP29410585 A JP 29410585A JP 29410585 A JP29410585 A JP 29410585A JP S62154759 A JPS62154759 A JP S62154759A
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- Japan
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- point metal
- metal layer
- melting point
- melting
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野１
この発明は、特に電極配線の形成工程を改良した半導体
装置及びその製造方法に関する。
装置及びその製造方法に関する。
［前頭技術］
従来の半導体装置の電極配線の形成方法は、例えば所定
の電気的活性層が形成された半導体基板の主表面上に絶
縁体層を設け、そしてこの絶縁体層の上に電橋配線材料
を例えばスパッタ法等により＃！偵し、電極配線層を形
成する。次に、この電補記線層の上にレジストフィルム
をのせ、電極配線層を選択的に露光し、例えばドライエ
ツチング等により、不要部分のエツチングを行ない電極
配線パターンを形成する。そして、この電極配線パター
ンが形成された後は、その上に例えばＰ−８ｉ Ｎ％Ｃ
ＶＤ−ＰＳＧ、スパッタＳｉＯ２等を表面保護膜として
形成している。
の電気的活性層が形成された半導体基板の主表面上に絶
縁体層を設け、そしてこの絶縁体層の上に電橋配線材料
を例えばスパッタ法等により＃！偵し、電極配線層を形
成する。次に、この電補記線層の上にレジストフィルム
をのせ、電極配線層を選択的に露光し、例えばドライエ
ツチング等により、不要部分のエツチングを行ない電極
配線パターンを形成する。そして、この電極配線パター
ンが形成された後は、その上に例えばＰ−８ｉ Ｎ％Ｃ
ＶＤ−ＰＳＧ、スパッタＳｉＯ２等を表面保護膜として
形成している。
しかしながら、上記のように電極配線パターンを形成す
る場合、現在集積度をあげるためドライエツチングによ
って電補記ｌ１ｌｌｉをエツチングしている。このため
、形成される各電極配線の角が尖ってしまい、この上に
表面保護膜を形成すると電極配線の角の部分で肉薄にな
る。したがって、表面保護膜のステップカバレッジが悪
くなり、段差部でくびれが生じ、表面保護膜にクランク
が入りやすくなり、電極配線の腐蝕等の耐湿性の問題が
生じてくる。また、このままの状態で多層配線を行なう
と、層を重ねるたびに表面の凸凹が激しくなり、このた
め断線する確率が高くなるものである。
る場合、現在集積度をあげるためドライエツチングによ
って電補記ｌ１ｌｌｉをエツチングしている。このため
、形成される各電極配線の角が尖ってしまい、この上に
表面保護膜を形成すると電極配線の角の部分で肉薄にな
る。したがって、表面保護膜のステップカバレッジが悪
くなり、段差部でくびれが生じ、表面保護膜にクランク
が入りやすくなり、電極配線の腐蝕等の耐湿性の問題が
生じてくる。また、このままの状態で多層配線を行なう
と、層を重ねるたびに表面の凸凹が激しくなり、このた
め断線する確率が高くなるものである。
（発明が解決しようとする問題点］
この発明は上記のような点に鑑みなされたもので、表面
法１１１９のステップカバレッジを向上させることによ
る電極配線の耐湿性の向上と、多層配線の適用を可能と
するような半導体装置及びその製造方法を提供するもの
である。
法１１１９のステップカバレッジを向上させることによ
る電極配線の耐湿性の向上と、多層配線の適用を可能と
するような半導体装置及びその製造方法を提供するもの
である。
［問題点を解決するための手段］
すなわち、この発明に係わる半導体装置の製造法にあっ
ては、まず予め半導体素子を形成した導体基板の主表面
上に形成された絶縁層の上に、高融点金属層を形成し、
さらにその上に低融点金属層を形成して、半導体基板上
に形成される電極配線層を二層にして構成する。このよ
うにして、二層からなる電極配線層を形成した後、その
上にいわゆるフォトリソグラフィーによりレジストパタ
ーンを形成し、これをマスクとして上記高融点金属層お
よび低融点金属層を選択的にエツチングし所定のＩ補記
線パターンを形成する。そして、レジストを除去し、有
効なりフロー濃度にて、熱処理を行なう。この場合、上
記リフロ一温度を低融点金属材料の融点温度前後に設定
することにより、低融点金属層Ｉ層のみを溶融し、その
角が丸くなるようにする。
ては、まず予め半導体素子を形成した導体基板の主表面
上に形成された絶縁層の上に、高融点金属層を形成し、
さらにその上に低融点金属層を形成して、半導体基板上
に形成される電極配線層を二層にして構成する。このよ
うにして、二層からなる電極配線層を形成した後、その
上にいわゆるフォトリソグラフィーによりレジストパタ
ーンを形成し、これをマスクとして上記高融点金属層お
よび低融点金属層を選択的にエツチングし所定のＩ補記
線パターンを形成する。そして、レジストを除去し、有
効なりフロー濃度にて、熱処理を行なう。この場合、上
記リフロ一温度を低融点金属材料の融点温度前後に設定
することにより、低融点金属層Ｉ層のみを溶融し、その
角が丸くなるようにする。
［作用］
上記のようにして構成される電極配線にあっては、その
表面の角が丸みを帯びた状態となるため、その上に表面
保護膜を形成した場合、電極配線の角で肉薄状態になら
ない。このため、ステップカバレッジのよい表面保護膜
が形成できるものである。
表面の角が丸みを帯びた状態となるため、その上に表面
保護膜を形成した場合、電極配線の角で肉薄状態になら
ない。このため、ステップカバレッジのよい表面保護膜
が形成できるものである。
［発明の実施例コ
以下図面を参照してこの発明の一実施例を説明する。第
１図乃至第４図は、半導体装置の電極配線部における断
面ＩＩ造図である。まず、第１図に示すように、例えば
予めトランジスタ等を形成した半導体基板１１の主表面
上の絶縁層１２上に、例えばＣＶＤ法、スパッタ蒸着法
、電子ビーム法等により、高融点金属層１３を形成する
。なお、この高融点金属材料には例えばＭＯ，Ｗ、Ｔａ
、Ｔ ＋等及びそれらのシリサイドがある。そして、こ
の高融点金属層１３を形成した後は、その形成面上にス
パッタ蒸着法、電子ビーム法等により、低融点金属層１
４を形成する。なお、この低融点金属材料には例えばＡ
Ｉ、Ａｌ−３ｉ、Ａｌ−Ｃｕ、ＡＩ −Ｔｉ、Ａｌ−３
ｉ−Ｃｕ、Ａｌ−８ｉ−Ｔｉ等がある。また、上記高融
点金属材料および低融点金属材料からなる薄膜を形成す
る際、両者とも同じ手段により、連続的に高融点金属層
１３および低融点金属層１４を形成してもよい。
１図乃至第４図は、半導体装置の電極配線部における断
面ＩＩ造図である。まず、第１図に示すように、例えば
予めトランジスタ等を形成した半導体基板１１の主表面
上の絶縁層１２上に、例えばＣＶＤ法、スパッタ蒸着法
、電子ビーム法等により、高融点金属層１３を形成する
。なお、この高融点金属材料には例えばＭＯ，Ｗ、Ｔａ
、Ｔ ＋等及びそれらのシリサイドがある。そして、こ
の高融点金属層１３を形成した後は、その形成面上にス
パッタ蒸着法、電子ビーム法等により、低融点金属層１
４を形成する。なお、この低融点金属材料には例えばＡ
Ｉ、Ａｌ−３ｉ、Ａｌ−Ｃｕ、ＡＩ −Ｔｉ、Ａｌ−３
ｉ−Ｃｕ、Ａｌ−８ｉ−Ｔｉ等がある。また、上記高融
点金属材料および低融点金属材料からなる薄膜を形成す
る際、両者とも同じ手段により、連続的に高融点金属層
１３および低融点金属層１４を形成してもよい。
次に、上記低融点金属層１４の形成面上にいわゆるフォ
トリソグラフィーによりレジス１−パターン１６を形成
する。そして、このレジスト１６のパターンをマスクと
して第２図に示すように、先ず低融点金属層１４をウェ
ットエツチングによってエツチングし、次に高融産金ｊ
ｉｌｉ１１３をドライエツチングによってエツチングす
る。なお、低融点金属層１４および高融点金属層１３を
同時にウエットエツチングもしくはドライエツチングに
よってエツチングしてもよい。
トリソグラフィーによりレジス１−パターン１６を形成
する。そして、このレジスト１６のパターンをマスクと
して第２図に示すように、先ず低融点金属層１４をウェ
ットエツチングによってエツチングし、次に高融産金ｊ
ｉｌｉ１１３をドライエツチングによってエツチングす
る。なお、低融点金属層１４および高融点金属層１３を
同時にウエットエツチングもしくはドライエツチングに
よってエツチングしてもよい。
このようにして、低融点金属層１４および高融点金属層
１３のエツチングを行ない電極配線部１５のパターンが
形成された後は、上記レジストフィルム１６を除去し、
有効なりフロ一温度にて熱処理を行なう。このリフロ一
温度は、低融点金属材料の融点温度前後、例えばＡ Ｉ
−８ｉでは５００℃〜６００℃に設定する。
１３のエツチングを行ない電極配線部１５のパターンが
形成された後は、上記レジストフィルム１６を除去し、
有効なりフロ一温度にて熱処理を行なう。このリフロ一
温度は、低融点金属材料の融点温度前後、例えばＡ Ｉ
−８ｉでは５００℃〜６００℃に設定する。
すなわち、上記温度において熱処理を行なうと、高融点
金属層１３が溶融する前に、低融点金属層１４が溶融す
る。このため、第３図に示すように、高融点金属層１３
上に、溶けて丸みをおびた低融点金属層１４が形成され
ることになる。
金属層１３が溶融する前に、低融点金属層１４が溶融す
る。このため、第３図に示すように、高融点金属層１３
上に、溶けて丸みをおびた低融点金属層１４が形成され
ることになる。
この場合、上記高融点金属層１３は、上記リフロ一温度
が高融点金属材料の融点温度以下であるため、エツチン
グ後のままの状態で保持される。そして、リフローされ
る低融点金属層１４は、その下部にあたる高融点金属層
１３が、形を崩さず存在しているため、表面張力を利用
することにより、下側にはみだすことなく第３図に示す
如く形成できる。
が高融点金属材料の融点温度以下であるため、エツチン
グ後のままの状態で保持される。そして、リフローされ
る低融点金属層１４は、その下部にあたる高融点金属層
１３が、形を崩さず存在しているため、表面張力を利用
することにより、下側にはみだすことなく第３図に示す
如く形成できる。
なお、ここで上記電極配線部１５を低融点金属材料から
なる薄膜のみで形成すると、熱処理工程において、下地
素子へのダメージがあるものであり、したがって上記の
ように電極配線１５の下部を高融点金属層１３で形成す
れば、電極配線の線幅をエツチング後のままに保持でき
、配線間の短絡を防ぐことができる。
なる薄膜のみで形成すると、熱処理工程において、下地
素子へのダメージがあるものであり、したがって上記の
ように電極配線１５の下部を高融点金属層１３で形成す
れば、電極配線の線幅をエツチング後のままに保持でき
、配線間の短絡を防ぐことができる。
このようにして、Ｎ極配線部１５を形成した後は、その
上に表面保護膜材料、例えばＰ−８ｉＮ、ＣＶＤ−ＰＳ
Ｇ等で、表面保護膜１７を第４図に示すように形成し完
了する。ここで、上記第３図に示したように電極配線部
１５の角が丸くなっているため、電極配線部に表面保護
膜材料からなる薄膜を形成した際のステップカバレッジ
が良くなり、このため形成される表面保護ｌ１ｌＪ１７
の表面は、比較的平坦になり、高集積かつ高耐湿な半導
体装置となる。更に、この構造により多層配線への適用
が可能となる。
上に表面保護膜材料、例えばＰ−８ｉＮ、ＣＶＤ−ＰＳ
Ｇ等で、表面保護膜１７を第４図に示すように形成し完
了する。ここで、上記第３図に示したように電極配線部
１５の角が丸くなっているため、電極配線部に表面保護
膜材料からなる薄膜を形成した際のステップカバレッジ
が良くなり、このため形成される表面保護ｌ１ｌＪ１７
の表面は、比較的平坦になり、高集積かつ高耐湿な半導
体装置となる。更に、この構造により多層配線への適用
が可能となる。
なお、多層配線への適用に際しては、例えば上記高融点
金属層１３および低融点金属層１４の膜厚を薄くし、電
極配線１５の段差を小さくするか、あるいはりフロ一温
度を調整して、低融点金属層１４のリフロー形状を変化
させて、効果的に行なうことができる。
金属層１３および低融点金属層１４の膜厚を薄くし、電
極配線１５の段差を小さくするか、あるいはりフロ一温
度を調整して、低融点金属層１４のリフロー形状を変化
させて、効果的に行なうことができる。
［発明の効果］
以上のようにこの発明によれば、電極配線を高融点金属
層と低融点金属層の二庖にして形成し、そして上段にあ
たる低融産金Ｒ層の表面の角を丸めることにより、集積
度を下げることなく表面呆ＩＩＩのステップカバレッジ
が改善でき、このため半導体装置の耐湿性も向上する。
層と低融点金属層の二庖にして形成し、そして上段にあ
たる低融産金Ｒ層の表面の角を丸めることにより、集積
度を下げることなく表面呆ＩＩＩのステップカバレッジ
が改善でき、このため半導体装置の耐湿性も向上する。
また、この構造により電極配線を覆う絶縁膜が平坦とな
り、多層配線への適用も可能となるものである。
り、多層配線への適用も可能となるものである。
第１乃至第４図は、それぞれこの発明の一実施例に係わ
る製造工程を説明するための電極配線部における半導体
装置の断面構造図である。 １１・・・半導体基板、１２・・・絶縁層、１３・・・
高融点金属層、１４・・・低融点金属層、１５・・・電
極配線部、１６・・・レジスト、１７・・・表面保護膜
。
る製造工程を説明するための電極配線部における半導体
装置の断面構造図である。 １１・・・半導体基板、１２・・・絶縁層、１３・・・
高融点金属層、１４・・・低融点金属層、１５・・・電
極配線部、１６・・・レジスト、１７・・・表面保護膜
。
Claims (2)
- （１）半導体素子を形成した半導体基板の主表面上に形
成された絶縁層上に、高融点金属層を形成する工程と、 上記高融点金属層の表面上に低融点金属層を形成する工
程と、 上記高融点金属層および低融点金属層を配線パターンに
従つてエッチングして電極配線を形成する工程と、 上記電極配線の上部にあたる低融点金属層の表面の角を
丸める熱処理工程と具備し、 上記角を丸めた電極配線の表面および絶縁層の表面に絶
縁膜を形成するようにしたことを特徴とする半導体装置
の製造方法。 - （２）半導体素子を形成した半導体基板と、この半導体
基板の主表面に形成される絶縁層と、この絶縁層の配線
部に形成される高融点金属から成る第１の電極配線と、 この第１の電極配線の上面に形成される低融点金属から
成る第２の電極配線とを具備し、 熱処理によって、上記第２の電極配線の角を丸く形成し
、この第２の電極配線の上に絶縁膜が形成されているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29410585A JPS62154759A (ja) | 1985-12-27 | 1985-12-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29410585A JPS62154759A (ja) | 1985-12-27 | 1985-12-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62154759A true JPS62154759A (ja) | 1987-07-09 |
Family
ID=17803350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29410585A Pending JPS62154759A (ja) | 1985-12-27 | 1985-12-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62154759A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6436023A (en) * | 1987-07-31 | 1989-02-07 | Sony Corp | Dry etching |
| KR100382955B1 (ko) * | 2000-10-10 | 2003-05-09 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
| US7060552B2 (en) | 2001-08-28 | 2006-06-13 | Matsushita Electric Industrial Co., Ltd. | Memory device with hydrogen-blocked ferroelectric capacitor |
-
1985
- 1985-12-27 JP JP29410585A patent/JPS62154759A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6436023A (en) * | 1987-07-31 | 1989-02-07 | Sony Corp | Dry etching |
| KR100382955B1 (ko) * | 2000-10-10 | 2003-05-09 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
| US6765270B2 (en) | 2000-10-10 | 2004-07-20 | Lg. Philips Lcd Co., Ltd. | Thin film transistor array gate electrode for liquid crystal display device |
| US7176535B2 (en) | 2000-10-10 | 2007-02-13 | Lg. Philips Lcd Co., Ltd. | Thin film transistor array gate electrode for liquid crystal display device |
| US7060552B2 (en) | 2001-08-28 | 2006-06-13 | Matsushita Electric Industrial Co., Ltd. | Memory device with hydrogen-blocked ferroelectric capacitor |
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