JPH06105852B2 - 変復調回路 - Google Patents
変復調回路Info
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- JPH06105852B2 JPH06105852B2 JP60087750A JP8775085A JPH06105852B2 JP H06105852 B2 JPH06105852 B2 JP H06105852B2 JP 60087750 A JP60087750 A JP 60087750A JP 8775085 A JP8775085 A JP 8775085A JP H06105852 B2 JPH06105852 B2 JP H06105852B2
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Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、同一半導体基板に形成された変調及び復調
回路の調整が容易な変復調回路に関する。
回路の調整が容易な変復調回路に関する。
半導体集積回路の高集積化に伴ない、近年、該集積回路
に、時定数回路の容量素子を内蔵することがしばしば行
われている。
に、時定数回路の容量素子を内蔵することがしばしば行
われている。
半導体集積回路ICに内蔵される容量素子は、一般に、第
４図に示すような構造をしている。すなわち、第４図
は、Al層‐絶縁層‐半導体層n+によってMOS構造の容量
素子を形成したものである。この容量素子は、その面積
（左側のAl）の精度は良いが、絶縁層の厚みおよび誘電
率は相当なばらつきをもつ。したがって、その容量値
は、±20％〜30％の範囲でばらつく。
４図に示すような構造をしている。すなわち、第４図
は、Al層‐絶縁層‐半導体層n+によってMOS構造の容量
素子を形成したものである。この容量素子は、その面積
（左側のAl）の精度は良いが、絶縁層の厚みおよび誘電
率は相当なばらつきをもつ。したがって、その容量値
は、±20％〜30％の範囲でばらつく。
このような容量素子を半導体集積回路内の時定数回路の
容量素子として用いた従来回路例を第５図に示す。
容量素子として用いた従来回路例を第５図に示す。
第５図に示す回路は、１個の半導体集積回路内に複数個
（ｎ個）の時定数回路CkT1〜CkTnをもつ。そして、各時
定数回路CkT1〜CkTnは、それぞれ容量素子C1〜Cnをも
つ。
（ｎ個）の時定数回路CkT1〜CkTnをもつ。そして、各時
定数回路CkT1〜CkTnは、それぞれ容量素子C1〜Cnをも
つ。
これらの容量素子C1〜Cnは、±20〜30％の範囲内で容量
値がばらつくため、各時定数回路CkT1〜CkTnを希望する
値（設計値）に正確に合わせようとすれば、それぞれに
端子T1〜Tnを設け、そのそれぞれに可変抵抗VR1〜VRnを
接続して、その抵抗値の調整によって設計値を得る必要
がある。
値がばらつくため、各時定数回路CkT1〜CkTnを希望する
値（設計値）に正確に合わせようとすれば、それぞれに
端子T1〜Tnを設け、そのそれぞれに可変抵抗VR1〜VRnを
接続して、その抵抗値の調整によって設計値を得る必要
がある。
しかしながら、上記の如く、各時定数回路CkT1〜CkTnご
とに、その時定数を設ける構成においては、時定数回路
CkT1〜CkTnの増加に伴なって端子や可変抵抗の増加を招
く。これにより、回路規模が増大し、さらには、各時定
数回路CkT1〜CkTnごとに、その時定数を調整する必要が
あるため、調整工程の増加を招き、極めて不経済であ
る。
とに、その時定数を設ける構成においては、時定数回路
CkT1〜CkTnの増加に伴なって端子や可変抵抗の増加を招
く。これにより、回路規模が増大し、さらには、各時定
数回路CkT1〜CkTnごとに、その時定数を調整する必要が
あるため、調整工程の増加を招き、極めて不経済であ
る。
この発明は、上記したような複数の時定数回路の時定数
の調整部を共通化できることを応用して、同一半導体基
板に形成された変調及び復調回路の発振周波数及び復調
感度の調整を容易に得られるようにした変復調回路を提
供することを目的とする。
の調整部を共通化できることを応用して、同一半導体基
板に形成された変調及び復調回路の発振周波数及び復調
感度の調整を容易に得られるようにした変復調回路を提
供することを目的とする。
この発明は、マルチバイブレータを用いた変調回路と、
パルスカウント方式の復調回路と、変調回路の発振周波
数を決定する電流源及び復調回路のパルス幅を決定する
電流源をカレントミラー接続する接続回路とを具備し、
前記変調回路、前記復調回路及び前記接続回路を同一の
半導体集積回路素子内に形成するとともに、前記変調回
路の発振周波数、または前記復調回路の復調感度のいず
れか一方を調整することで、他方を自動調整するように
構成したものである。
パルスカウント方式の復調回路と、変調回路の発振周波
数を決定する電流源及び復調回路のパルス幅を決定する
電流源をカレントミラー接続する接続回路とを具備し、
前記変調回路、前記復調回路及び前記接続回路を同一の
半導体集積回路素子内に形成するとともに、前記変調回
路の発振周波数、または前記復調回路の復調感度のいず
れか一方を調整することで、他方を自動調整するように
構成したものである。
以下、図面を参照してこの発明の実施例を詳細に説明す
る。
る。
第１図はこの発明の前提となる回路図である。
第１図において、CkT1〜CkTnはこの半導体集積回路ICに
内蔵される時定数回路である。各時定数回路CkT1〜CkTn
はそれぞれ容量素子C1〜Cnをもつ。
内蔵される時定数回路である。各時定数回路CkT1〜CkTn
はそれぞれ容量素子C1〜Cnをもつ。
各容量素子C1〜Cnは、それぞれ電流源トランジスタQ1〜
Qnのコレクタに接続されている。各トランジスタQ1〜Qn
のエミッタはそれぞれ抵抗R1〜Rnを介して電源VCCに接
続されている。また、全トランジスタQ1〜Qnのベース
は、ダイオード接続のトランジスタQ0のベースに共通接
続されている。このトランジスタQ0のエミッタは抵抗R0
を介して電源VCCに接続されている。また、トランジス
タQ0のベースとコレツアの共通接続点は、トランジスタ
Q0〜Qnとは逆極性のトランジスタＱのコレクタに接続さ
れている。このトランジスタＱのエミッタは端子T0に接
続され、この端子T0には、可変抵抗VR0が外付けされて
いる。トランジスタＱのベースには、バイアス電源VBが
接続されている。
Qnのコレクタに接続されている。各トランジスタQ1〜Qn
のエミッタはそれぞれ抵抗R1〜Rnを介して電源VCCに接
続されている。また、全トランジスタQ1〜Qnのベース
は、ダイオード接続のトランジスタQ0のベースに共通接
続されている。このトランジスタQ0のエミッタは抵抗R0
を介して電源VCCに接続されている。また、トランジス
タQ0のベースとコレツアの共通接続点は、トランジスタ
Q0〜Qnとは逆極性のトランジスタＱのコレクタに接続さ
れている。このトランジスタＱのエミッタは端子T0に接
続され、この端子T0には、可変抵抗VR0が外付けされて
いる。トランジスタＱのベースには、バイアス電源VBが
接続されている。
上記構成においては、各時定数回路CkT1〜CkTnに対応す
るトランジスタQ1〜QnはそれぞれトランジスタQ0とカレ
ントミラー回路を成す。つまり、これらカレントミラー
回路は、トランジスタQ0のコレクタを共通入力端とし、
各トランジスタQ1〜Qnのコレクタをそれぞれの出力端と
する。各カレントミラー回路のカレントミラー比は、抵
抗R0とそれぞれの抵抗R1〜Rnの抵抗比によって設定され
る。例えば、時定数回路CkT1に関係するトランジスタ
Q0,Q1によって構成されるカレントミラー回路のカレン
トミラー比は抵抗R0,R1の比によって決定される。ま
た、これら複数のカレントミラー回路間のカレントミラ
ー比の比は、時定数回路CkT1〜CkTn間の時定数の比に応
じて決定される。そして、複数のカレントミラー回路の
共通入力端の入力電流は、可変抵抗VR0によって調整さ
れる。
るトランジスタQ1〜QnはそれぞれトランジスタQ0とカレ
ントミラー回路を成す。つまり、これらカレントミラー
回路は、トランジスタQ0のコレクタを共通入力端とし、
各トランジスタQ1〜Qnのコレクタをそれぞれの出力端と
する。各カレントミラー回路のカレントミラー比は、抵
抗R0とそれぞれの抵抗R1〜Rnの抵抗比によって設定され
る。例えば、時定数回路CkT1に関係するトランジスタ
Q0,Q1によって構成されるカレントミラー回路のカレン
トミラー比は抵抗R0,R1の比によって決定される。ま
た、これら複数のカレントミラー回路間のカレントミラ
ー比の比は、時定数回路CkT1〜CkTn間の時定数の比に応
じて決定される。そして、複数のカレントミラー回路の
共通入力端の入力電流は、可変抵抗VR0によって調整さ
れる。
上記構成において動作を説明する。半導体集積回路にお
いては、一般に、上記の如く、各素子の特性は大きくば
らつくものであるが、同種の素子であれば、その変動傾
向はほとんど同じである（ペア性がある）。したがっ
て、同種の素子間の特性比は、素子の特性のばらつきに
関係なく、常に所望の値のものを得ることができる。そ
こで、設計段階で、時定数回路CkT1〜CkTnを構成する容
量素子C1〜Cnの容量比や抵抗の抵抗比を、所望の時定数
に合わせて設定することにより、素子特性がばらついて
も、上記所望の時定数を得ることができる。同様に、抵
抗R0〜Rnの抵抗値を上記所望の時定数比に合わせて適宜
設定することにより、複数のカレントミラー回路間のカ
レントミラー比の比も、また、複数の時定数回路の時定
数の比に合わせることができる。さらに、このように素
子特性を設定することにより、各カレントミラー回路と
これに対応する各容量素子C1〜Cnによって構成される複
数の時定数回路間の時定数の比も、上記所望の時定数比
と一致することになる。したがって、時定数回路CkT1〜
CkTnの少なくとも１つの時走数を測定し、これが所望の
値となるように、可変抵抗VR0によってカレントミラー
回路の入力電流を調整してやれば、１度に、全ての時定
数回路CkT1〜CkTnの時定数を、精度良く値に設定するこ
とができる。
いては、一般に、上記の如く、各素子の特性は大きくば
らつくものであるが、同種の素子であれば、その変動傾
向はほとんど同じである（ペア性がある）。したがっ
て、同種の素子間の特性比は、素子の特性のばらつきに
関係なく、常に所望の値のものを得ることができる。そ
こで、設計段階で、時定数回路CkT1〜CkTnを構成する容
量素子C1〜Cnの容量比や抵抗の抵抗比を、所望の時定数
に合わせて設定することにより、素子特性がばらついて
も、上記所望の時定数を得ることができる。同様に、抵
抗R0〜Rnの抵抗値を上記所望の時定数比に合わせて適宜
設定することにより、複数のカレントミラー回路間のカ
レントミラー比の比も、また、複数の時定数回路の時定
数の比に合わせることができる。さらに、このように素
子特性を設定することにより、各カレントミラー回路と
これに対応する各容量素子C1〜Cnによって構成される複
数の時定数回路間の時定数の比も、上記所望の時定数比
と一致することになる。したがって、時定数回路CkT1〜
CkTnの少なくとも１つの時走数を測定し、これが所望の
値となるように、可変抵抗VR0によってカレントミラー
回路の入力電流を調整してやれば、１度に、全ての時定
数回路CkT1〜CkTnの時定数を、精度良く値に設定するこ
とができる。
以上詳述したようにこの実施例は、各時定数回路CkT1〜
CkTnごとにカレントミラー回路を設け、これらカレント
ミラー回路の入力端を共通にするとともに、各カレント
ミラー回路間のカレントミラー比の比を、上記時定数回
路CkT1〜CkTn間の時定数比に合わせるようにしたもので
ある。このような構成によれば、上記複数のカレントミ
ラー回路の共通入力端の入力電流を調整する１つの可変
抵抗VR0を設けるだけで、全ての時定数回路CkT1〜CkTn
の時定数を調整可能である。しかも、この調整は全て同
時になされるという利点がある。その結果、時定数回路
CkT1〜CkTnを集積回路ICに内蔵するに際して、その数が
増加しても、端子T0や可変抵抗VR0の数が増加すること
がなく、回路規模の増大及び製造経費の上昇を防止する
ことができる。
CkTnごとにカレントミラー回路を設け、これらカレント
ミラー回路の入力端を共通にするとともに、各カレント
ミラー回路間のカレントミラー比の比を、上記時定数回
路CkT1〜CkTn間の時定数比に合わせるようにしたもので
ある。このような構成によれば、上記複数のカレントミ
ラー回路の共通入力端の入力電流を調整する１つの可変
抵抗VR0を設けるだけで、全ての時定数回路CkT1〜CkTn
の時定数を調整可能である。しかも、この調整は全て同
時になされるという利点がある。その結果、時定数回路
CkT1〜CkTnを集積回路ICに内蔵するに際して、その数が
増加しても、端子T0や可変抵抗VR0の数が増加すること
がなく、回路規模の増大及び製造経費の上昇を防止する
ことができる。
第２図はバイアス電源VBの具体的構成の一例を示す回路
図である。第２図のバイアス電源VBは、トランジスタＱ
のベース・エミッタ間電圧のばらつき、温度ドリフトに
起因するトランジスタＱのコレクタ電流のばらつき及び
温度ドリフトによる時定数のばらつきを補償し得るよう
に構成されたものである。
図である。第２図のバイアス電源VBは、トランジスタＱ
のベース・エミッタ間電圧のばらつき、温度ドリフトに
起因するトランジスタＱのコレクタ電流のばらつき及び
温度ドリフトによる時定数のばらつきを補償し得るよう
に構成されたものである。
すなわち、図示の回路は、ダイオード接続のトランジス
タQ0及び抵抗R0とカレントミラー回路を成すトランジス
タQA及び抵抗RAをもつ。トランジスタQAのコレクタに
は、トランジスタＱと同極性でかつダイオード接続のト
ランジスタQBのベースとコレクタの共通接続点に接続さ
れている。このトランジスタQBのエミッタは抵抗Ｒを介
して接地されている。そして、トランジスタQAのベース
は、トランジスタQ0のベースに接続され、トランジスタ
QBのベースとコレクタの共通接続点は、トランジスタＱ
のベースに接続されている。
タQ0及び抵抗R0とカレントミラー回路を成すトランジス
タQA及び抵抗RAをもつ。トランジスタQAのコレクタに
は、トランジスタＱと同極性でかつダイオード接続のト
ランジスタQBのベースとコレクタの共通接続点に接続さ
れている。このトランジスタQBのエミッタは抵抗Ｒを介
して接地されている。そして、トランジスタQAのベース
は、トランジスタQ0のベースに接続され、トランジスタ
QBのベースとコレクタの共通接続点は、トランジスタＱ
のベースに接続されている。
上記構成においては、トランジスタQAのコレクタ電圧が
トランジスタＱのバイアス電圧となる。そこで抵抗R0,R
Aの抵抗やトランジスタQA,Q0,QB,Qのエミッタ面積AEの
比に、次のような関係を設定すれば、上述した補償を完
全に実現することができる。
トランジスタＱのバイアス電圧となる。そこで抵抗R0,R
Aの抵抗やトランジスタQA,Q0,QB,Qのエミッタ面積AEの
比に、次のような関係を設定すれば、上述した補償を完
全に実現することができる。
R0:RA＝AE（QA）:AE（Q0）＝AE（QB）:AE（Ｑ） ……
（１） 第３図は、本発明の一実施例であり、ビデオテープレコ
ーダの輝度信号用FM変調器及びFM復調器に適用した例で
ある。
（１） 第３図は、本発明の一実施例であり、ビデオテープレコ
ーダの輝度信号用FM変調器及びFM復調器に適用した例で
ある。
第３図において、トランジスタQ11,Q12及び抵抗R10,R11
はバイアス回路11を構成する。トランジスタQM1〜QM6,
抵抗RM1〜RM4及び容量素子CMを含むエミッタ結合無安定
マルチバイブレータはFM変調器12を構成する。トランジ
スタQD1〜QD6,抵抗RD1〜RD4及び容量素子CDを含むエミ
ッタ結合単安定マルチバイブレータ131,それに掛算器13
2はFM復調器13を構成する。
はバイアス回路11を構成する。トランジスタQM1〜QM6,
抵抗RM1〜RM4及び容量素子CMを含むエミッタ結合無安定
マルチバイブレータはFM変調器12を構成する。トランジ
スタQD1〜QD6,抵抗RD1〜RD4及び容量素子CDを含むエミ
ッタ結合単安定マルチバイブレータ131,それに掛算器13
2はFM復調器13を構成する。
また、半導体集積回路ICの変調用入力端子Taは、シンク
チップキャリア調整用可変抵抗VRCを介して電源VCCに接
続されている。この入力端子Taには、記録時、ビデオ信
号源Siから の直流レベルをもつビデオ信号がデビエーション調整用
可変抵抗VRDを介して入力される。そして、このビデオ
信号の変調出力（FMビデオ信号）は、出力端子Tbから出
力される。再生時、FMビデオ信号の復調出力は、復調パ
ルス出力端子Tcより外付けのローパスフィルタ14を介し
て、端子15に導びかれる。
チップキャリア調整用可変抵抗VRCを介して電源VCCに接
続されている。この入力端子Taには、記録時、ビデオ信
号源Siから の直流レベルをもつビデオ信号がデビエーション調整用
可変抵抗VRDを介して入力される。そして、このビデオ
信号の変調出力（FMビデオ信号）は、出力端子Tbから出
力される。再生時、FMビデオ信号の復調出力は、復調パ
ルス出力端子Tcより外付けのローパスフィルタ14を介し
て、端子15に導びかれる。
上記構成において動作を説明する。
まず、記録モードＲにおけるFM変調動作から説明する。
この場合、モード指示信号S1,S2がそれぞれハイレベル
にあるため、トランジスタQD6がオフ，トランジスタQM6
がオンする。また、バイアス回路11によって、トランジ
スタQM3のエミッタ電位は に設定される。したがって、可変抵抗VRDには、直流電
流は流れず、交流電流のみ流れる。
この場合、モード指示信号S1,S2がそれぞれハイレベル
にあるため、トランジスタQD6がオフ，トランジスタQM6
がオンする。また、バイアス回路11によって、トランジ
スタQM3のエミッタ電位は に設定される。したがって、可変抵抗VRDには、直流電
流は流れず、交流電流のみ流れる。
ここで、エミッタ結合無安定マルチバイブレータを駆動
する電流IMは、 となる。上式の右辺第１項は直流分，第２項は交流のみ
となっている。この電流IMと容量素子CMで決定される時
定数でFM変調器12の発振周波数が決定されるので、容量
素子CMの容量値が±20〜30％の範囲でばらついても、可
変抵抗VRC,VRDを調整することによって規定のシンクチ
ップキャリア周波数及びデビエーションに合わせること
ができる。
する電流IMは、 となる。上式の右辺第１項は直流分，第２項は交流のみ
となっている。この電流IMと容量素子CMで決定される時
定数でFM変調器12の発振周波数が決定されるので、容量
素子CMの容量値が±20〜30％の範囲でばらついても、可
変抵抗VRC,VRDを調整することによって規定のシンクチ
ップキャリア周波数及びデビエーションに合わせること
ができる。
一方、再生モードＰのFM復調動作においては、トランジ
スタQM6がオフし、トランジスタQD6がオンする。これに
より、トランジスタQD3のエミッタ電位は、 に設定される。このとき、信号源Siからのビデオ信号の
振幅はＯに設定され、（信号源（Si）を構成する半導体
集積回路によってそのように設定される），可変抵抗VR
Dには、全く電流が流れない。したがって、エミッタ結
合単安定マルチバイブレータを駆動する電流IDは、 となる。上式は直流電流を表わしている。この電流IDと
容量素子CDの容量値で決定される時定数でFM復調器の復
調感度が決定される。
スタQM6がオフし、トランジスタQD6がオンする。これに
より、トランジスタQD3のエミッタ電位は、 に設定される。このとき、信号源Siからのビデオ信号の
振幅はＯに設定され、（信号源（Si）を構成する半導体
集積回路によってそのように設定される），可変抵抗VR
Dには、全く電流が流れない。したがって、エミッタ結
合単安定マルチバイブレータを駆動する電流IDは、 となる。上式は直流電流を表わしている。この電流IDと
容量素子CDの容量値で決定される時定数でFM復調器の復
調感度が決定される。
ここで、容量素子CDの容量値は±20〜30％のばらつきを
もつが、容量素子CMとの相対精度（ペア性）が良いの
で、FM復調器13の調整において、ばらついた容量素子CM
の容量値に対して、可変抵抗VRCの抵抗値が正しく調整
されていれば、この抵抗値をそのまま式（３）に代入し
て得られる電流IDと容量CDとで決定される時定数はほと
んどばらつかない。
もつが、容量素子CMとの相対精度（ペア性）が良いの
で、FM復調器13の調整において、ばらついた容量素子CM
の容量値に対して、可変抵抗VRCの抵抗値が正しく調整
されていれば、この抵抗値をそのまま式（３）に代入し
て得られる電流IDと容量CDとで決定される時定数はほと
んどばらつかない。
以上の説明において、この発明に関係する部分をまとめ
ると、第３図に示す回路の全ての回路定数を希望するFM
変調器12の発振周波数及びFM復調器13の復調感度となる
ように決定しておけば、容量値（絶対値）のばらつきが
極めて多い容量素子CM,CDを用いても、その容量値のば
らつきに対して、可変抵抗VRCによってFM変調動作時の
発振周波数を所望の値に調整することにより、FM復調動
作の復調感度は希望値によりほぼ合っており、容量素子
CDの容量値（絶対値）のばらつきに起因する復調感度の
ばらつきは生じない。このとき、復調感度のばらつき
は、容量素子CM,CDの容量値比のばらつき、抵抗RM2,RM3
の抵抗比のばらつき、それに、抵抗RD2RD3の抵抗比のば
らつきで決定されるが、これらの同種の素子の特性の比
のばらつきは、半導体集積回路においては、極めて少な
い。
ると、第３図に示す回路の全ての回路定数を希望するFM
変調器12の発振周波数及びFM復調器13の復調感度となる
ように決定しておけば、容量値（絶対値）のばらつきが
極めて多い容量素子CM,CDを用いても、その容量値のば
らつきに対して、可変抵抗VRCによってFM変調動作時の
発振周波数を所望の値に調整することにより、FM復調動
作の復調感度は希望値によりほぼ合っており、容量素子
CDの容量値（絶対値）のばらつきに起因する復調感度の
ばらつきは生じない。このとき、復調感度のばらつき
は、容量素子CM,CDの容量値比のばらつき、抵抗RM2,RM3
の抵抗比のばらつき、それに、抵抗RD2RD3の抵抗比のば
らつきで決定されるが、これらの同種の素子の特性の比
のばらつきは、半導体集積回路においては、極めて少な
い。
なお、可変抵抗VRCによりFM変調動作時の発振周波数を
所望の値に調整することで、FM復調動作時の復調感度が
所望の値に設定されるということは、FM復調動作時の復
調感度を所望の値に調整（同じく可変抵抗VRCにより行
う）することで、FM変調動作時の発振周波数が所望の値
に設定されることを意味する。
所望の値に調整することで、FM復調動作時の復調感度が
所望の値に設定されるということは、FM復調動作時の復
調感度を所望の値に調整（同じく可変抵抗VRCにより行
う）することで、FM変調動作時の発振周波数が所望の値
に設定されることを意味する。
このようにこの発明を、VTRの輝度信号用FM変調器12の
時定数回路とFM復調器13の時定数回路の時定数の調整に
適用した場合、FM変調器12の時定数を調整して発振周波
数を所望の値に設定するだけで、FM復調器13の時定数も
自動的に所望の値に設定され、その復調感度も所望の感
度に設定される。
時定数回路とFM復調器13の時定数回路の時定数の調整に
適用した場合、FM変調器12の時定数を調整して発振周波
数を所望の値に設定するだけで、FM復調器13の時定数も
自動的に所望の値に設定され、その復調感度も所望の感
度に設定される。
なお、この発明は、半導体集積回路化される時定数回路
以外の時定数回路の時定数の調整にも適用可能なことは
勿論である。
以外の時定数回路の時定数の調整にも適用可能なことは
勿論である。
このようにこの発明によれば、同一半導体基板に形成さ
れた変調及び復調回路の発振周波数及び復調感度の調整
を容易に得られるようにした変復調回路を提供できる。
れた変調及び復調回路の発振周波数及び復調感度の調整
を容易に得られるようにした変復調回路を提供できる。
第１図はこの発明の前提となる回路図、第２図は第１図
に示すバイアス電源の具体的構成の一例を示す回路図、
第３図はこの発明の一実施例を示す回路図、第４図は容
量素子の半導体集積回路化構造を示す図、第５図は従来
装置を示す回路図である。 CkT1〜CkTn……時定数回路、C1〜Cn……容量素子、R0〜
Rn……抵抗、Q1,Q0〜Qn……トランジスタ、VB……バイ
アス電源、VR……可変抵抗。
に示すバイアス電源の具体的構成の一例を示す回路図、
第３図はこの発明の一実施例を示す回路図、第４図は容
量素子の半導体集積回路化構造を示す図、第５図は従来
装置を示す回路図である。 CkT1〜CkTn……時定数回路、C1〜Cn……容量素子、R0〜
Rn……抵抗、Q1,Q0〜Qn……トランジスタ、VB……バイ
アス電源、VR……可変抵抗。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 7/06 7402−5Ｊ 17/28 Ｇ 9184−5Ｊ
Claims (1)
- 【請求項１】マルチバイブレータを用いた変調回路と、 パルスカウント方式の復調回路と、 調整可能な第１の電流源と、 前記変調回路の発振周波数を決定する、電流値が第１の
電流源に追従する第２の電流源と、 前記復調回路のパルス幅を決定する、電流値が第１の電
流源に追従する第３の電流源とを具備し、 前記変調回路、復調回路及び第１乃至第３の電流源を同
一の半導体集積回路素子内に形成すると共に、前記変調
回路の発振周波数、または復調回路の復調感度のいずれ
か一方を観測して前記第１の電流源を調整することで、
他方を自動調整するように構成したことを特徴とする変
復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087750A JPH06105852B2 (ja) | 1985-04-24 | 1985-04-24 | 変復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087750A JPH06105852B2 (ja) | 1985-04-24 | 1985-04-24 | 変復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61247067A JPS61247067A (ja) | 1986-11-04 |
| JPH06105852B2 true JPH06105852B2 (ja) | 1994-12-21 |
Family
ID=13923609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60087750A Expired - Fee Related JPH06105852B2 (ja) | 1985-04-24 | 1985-04-24 | 変復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105852B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2650108B2 (ja) * | 1988-03-18 | 1997-09-03 | 株式会社日立製作所 | Ｆｍ変調回路 |
| JP2660027B2 (ja) * | 1988-11-17 | 1997-10-08 | 株式会社東芝 | 集積回路のバイアス供給回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4370569A (en) * | 1980-10-30 | 1983-01-25 | Hewlett-Packard Company | Integratable single pulse circuit |
| JPS58184817A (ja) * | 1982-02-26 | 1983-10-28 | Yokogawa Hewlett Packard Ltd | 遅延回路 |
-
1985
- 1985-04-24 JP JP60087750A patent/JPH06105852B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61247067A (ja) | 1986-11-04 |
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