JPH0610801B2 - 主記憶アクセス制御装置 - Google Patents

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 発明の効果 〔概要〕 １つ乃至複数個の主記憶装置(MSU) を有し、該主記憶装
置(MSU) は、複数個のセグメントから構成され、各セグ
メントに対応して、アクセス要求バスを備えてなり、該
主記憶装置(MSU) に論理的に接続される１つ乃至複数個
の処理装置 2からの単位マシンサイクル当たり、１つ乃
至複数個の、プログラムを実行する上での実行順序が規
定されているアクセス要求の上記主記憶装置(MSU) に対
する発信の可否を制御する主記憶制御ユニット(MCU) 1
を有する計算機システムであって、 該主記憶制御ユニット(MCU) 1 と主記憶装置(MSU) の間
に１つ乃至複数個のそれぞれ単位データ長に対応する上
記アクセス要求バスを有し、上記主記憶制御ユニット(M
CU) 1 は、上記処理装置 2からの主記憶制御ユニット(M
CU) 1 に対する、バリッドビット，アクセスアドレス，
操作コード等からなるアクセス要求を、上記単位データ
長，又はそれ以下のデータ長を１つのアクセス要素とし
て、該アクセス要素に対応するアクセス要求をセットす
る１つ乃至複数個の第１のリクエストポート 10 を有
し、該アクセス要素の実行順番がプログラムを実行する
上で規定されている上記計算機システムにおける主記憶
アクセス制御装置に関し、 ランダムアクセス要求時に、該単位データに対してプロ
グラムを実行する上で規定されている実行順序でアクセ
ス要素を選択した後、該単位データ長に対応して設けら
れている上記アクセス要求バスの単位で、主記憶装置(M
SU) へのアクセスが可能な単位データ（要素）から順番
に発信して、主記憶装置(MSU) の使用効率を向上させる
ことを目的とし、 (1) 上記第１のリクエストポート 10 の出力において、
任意のアクセス要求の、上記アクセスアドレスの指示位
置により、上記主記憶装置(MSU) へのアクセス要求バス
を選択し、 該アクセス要求バスに対応した第２のリクエストポート
12 にセットする時には、バスコンフリクトチェック＆
他のチェック部 11 で、上記セグメント間のコンフリク
トチェックと，上記プログラムを実行する上で規定され
ている、上記アクセス要求の実行順序を保証して行い、
その出力においては、自アクセスバス内の、セグメント
間の競合のみを、セグメント内バンクビジーチェック部
13 でチェックして、該自アクセス要求の発信の可否を
決定するように構成する。

(2) 上記主記憶アクセス制御装置において、該主記憶制
御ユニット(MCU) 1 内に、該主記憶装置(MSU) の各セグ
メント対応に設けられている、上記バスコンフリクトチ
ェック＆他のチェック部 11 での上記アクセス要求のバ
スコンフリクトチェック結果と、上記プログラムを実行
する上での順序を規定するポインタ 11eに基づいて、順
序通りに上記第２のリクエストポート 12 にセットする
第１のプライオリティサイクル機構 11 と、 各セグメント内の単位データに対するバンクビジーチェ
ックを行う第２のプライオリティサイクル機構 13 とを
設け、 上記第１のプライオリティサイクル機構 11 では、上記
第１のリクエストポート 10 の各リクエストポート 10
に対応して設けられているバス間のバスコンフリクトチ
ェック＆他のチェック部 11 でのバスコンフリクトチェ
ックと、上記ポインタ 11aが示す、第１のリクエストポ
ートからのアクセス要求を最優先に、上記プログラムを
実行する上での実行順序の規定に従って選択したアクセ
ス要求を、上記主記憶装置(MSU) 内の各セグメント対応
で、上記第２のアクセスポート 12 にセットし、 上記第２のプライオリティサイクル機構 13 では、上記
第２のリクエストポート 12 毎に、バス内でのバンクビ
ジーチェックを行って、ビジーでなければ各バンクに対
して、該単位データ毎のアクセス要求の発信を行うよう
に構成する。

〔産業上の利用分野〕

本発明は、１つ乃至複数個の主記憶装置(MSU) を有し、
該主記憶装置(MSU) は、複数個のセグメントから構成さ
れ、各セグメントに対応して、アクセス要求バスを備え
てなり、該主記憶装置(MSU) に論理的に接続される１つ
乃至複数個の処理装置 2からの単位マシンサイクル当た
り、１つ乃至複数個の、プログラムを実行する上での実
行順序が規定されているアクセス要求の上記主記憶装置
(MSU) に対する発信の可否を制御する主記憶制御ユニッ
ト(MCU) 1 を有する計算機システムであって、該主記憶
制御ユニット(MCU) 1 と主記憶装置(MSU) の間に１つ乃
至複数個のそれぞれ単位データ長に対応する上記アクセ
ス要求バスを有し、上記主記憶制御ユニット(MCU) 1
は、上記処理装置 2からの主記憶制御ユニット(MCU) 1
に対する、バリッドビット，アクセスアドレス，操作コ
ード等からなるアクセス要求を、上記単位データ長，又
はそれ以下のデータ長を１つのアクセス要素として、該
アクセス要素に対応するアクセス要求をセットする１つ
乃至複数個の第１のリクエストポート 10 を有し、該ア
クセス要素の処理順番がプログラムを実行する上で規定
されている上記計算機システムにおける主記憶アクセス
制御装置に関する。

一般に、上記のような計算機システムにおいては、主記
憶装置(MSU) に対するアクセス要求の発信のプライオリ
ティをとるプライオリティチェック機構の論理が深く
て、そのプライオリティチェック機構による論理遅延が
当該計算機システムのマシンサイクルを長くすることが
あり、該計算機システムの処理能力に重大な影響を与え
ることがある為、該プライオリティチェック機構の論理
遅延はできる限り短くすることが必要とされる。

又、一方、該プライオリティチェック機構での論理遅延
が短くても、複数サイクル（例えば、２サイクル）のプ
ライオリティチェックの結果に基づいて主記憶装置(MS
U) に対してアクセス要求を発信するような機構では、
例えば、単位データ（８バイト），又はそれ以下のデー
タをランダムにアクセスする場合におけるデータ転送の
スループットが著しく低下することになる。

従って、該ランダムアクセスを行う計算機システムにお
いては、プログラムを実行する上で規定される順序を保
証しながら、毎マシンサイクル毎に、発信できるプライ
オリティチェック方式が要求される。

〔従来の技術と発明が解決しようとする問題点〕 第４図は従来の主記憶アクセス制御方式を説明する図で
あって、(a) はプライオリティチェック機構を模式的に
示した図であり、(b) はランダムアクセス時の問題点を
説明する図である。

従来の主記憶制御ユニット(MCU) 1 においては、中央処
理装置(CPU),又はベクトルユニット(VU)等の処理装置 2
から、該主記憶制御ユニット(MCU) 1 に発信されたラン
ダムアクセス要求は、(a) 図に示したプライオリティサ
イクルにおいて、アクセスポート 10′に設定された
全単位データ（又は、該単位データ長以下のデータも含
む）のアクセス要求について、バスコンフリクトのない
こと，バンクビジーのないことをチェックした後、その
サイクルにおいて、最優先度のポートを示しているポイ
ンタ 11eの値（例えば、ポート番号）に基づいて、プロ
グラムを実行する上での順序を保証した時点において、
各ポートに設定されているアクセス要求を順番に主記憶
装置(MSU) に送出していた。

この方式では、上記のように、各アクセス要求の全単位
データ（エレメントと云う）について、同時に全ての競
合条件のチェック、例えば、(a) 図の例では「バスコン
フリクトチェック」，「バンクビジーチェック」，「他
のコンフリクションチェック」を、それぞれのチェック
部 11a〜11c で行った後、該チェックの結果に基づいて
プライオリティ制御部 11dで、プログラムを実行する上
での順序を規定するポインタ 11eが示す優先度に基づい
て、最優先のアクセス要求を決定し、該決定された最優
先のアクセス要求から、順次発信できるように構成され
ているので、該競合条件の全てをクリアしなければ主記
憶装置(MSU) に対してアクセス要求の発信ができず、特
に、マルチプロセッサ化等により、競合条件が増加して
きた場合には、その発信効率の低下が大きくなると云う
問題があった。

例えば、(b) 図に示すように、各ポートＡ〜Ｄ 10′か
ら、それぞれ、エレメント 0〜3 のアクセス要求を発信
する場合、ポインタ 11eはポートＡを指示しているの
で、上記プライオリティサイクル（サイクル１）にお
いて、エレメント０〜３がバスコンフリクトチェックで
発信可能であっても、ポートＡのエレメント０が該バス
内でバンクビジー（図中‘×’で示す）であると、他の
エレメント１〜３は、プログラム実行上での順序性を保
証する為に、当該４エレメントの全てが待ち合わせとな
り、次のプライオリティサイクル（サイクル３）にお
いて、上記ポートＡのエレメント０に対するバンクビジ
ーが解除されて発信でき、ポインタ 11eがポートＢのエ
レメント１を最優先として指示していても、該ポートＢ
のエレメント１において、他の処理装置からのアクセス
要求の条件に基づいて、バンクビジーとなると、又、残
りの３エレメントが待ち合わせとなり、このエレメント
群はサイクル３以降、最低、バンクビジーサイクル（例
えば、フェッチの場合には、８サイクル，ストアの場合
には、12サイクル等）間待たされてしまうと云う問題が
あった。

本発明は上記従来の欠点に鑑み、１つ乃至複数個の主記
憶装置(MSU) を有し、該主記憶装置(MSU) は、複数個の
セグメントから構成され、各セグメントに対応して、ア
クセス要求バスを備えてなり、該主記憶装置(MSU) に論
理的に接続される１つ乃至複数個の処理装置 2からの単
位マシンサイクル当たり、１つ乃至複数個の、プログラ
ムを実行する上での実行順序が規定されているアクセス
要求の上記主記憶装置(MSU) に対する発信の可否を制御
する主記憶制御ユニット(MCU) 1 を有する計算機システ
ムであって、 該主記憶制御ユニット(MCU) 1 と主記憶装置(MSU) の間
に１つ乃至複数個のそれぞれ単位データ長に対応する上
記アクセス要求バスを有し、上記主記憶制御ユニット(M
CU) 1 は、上記処理装置 2からの主記憶制御ユニット(M
CU) 1 に対する、バリッドビット，アクセスアドレス，
操作コード等からなるアクセス要求を、上記単位データ
長，又はそれ以下のデータ長を１つのアクセス要素とし
て、該アクセス要素に対応するアクセス要求をセットす
る１つ乃至複数個の第１のリクエストポート 10 を有
し、該アクセス要素の処理順番がプログラムを実行する
上で規定されている上記計算機システムにおいて、プロ
グラムを実行する上での実行の順序性が保証されれば、
各アクセス要求バス内の主記憶装置(MSU) へアクセス可
能な要素（エレメント）から順番に発信して、主記憶装
置(MSU) の使用効率を向上させる主記憶アクセス制御装
置を提供することを目的とするものである。

〔問題点を解決するための手段〕

上記の問題点は、下記構成の主記憶アクセス制御方式に
よって解決される。

(1) １つ乃至複数個の主記憶装置(MSU) を有し、該主記
憶装置(MSU) は、複数個のセグメントから構成され、各
セグメントに対応して、アクセス要求バスを備えてな
り、該主記憶装置(MSU) に論理的に接続される１つ乃至
複数個の処理装置 2からの単位マシンサイクル当たり、
１つ乃至複数個の、プログラムを実行する上での実行順
序が規定されているアクセス要求の上記主記憶装置(MS
U) に対する発信の可否を制御する主記憶制御ユニット
(MCU) 1 を有する計算機システムであって、 該主記憶制御ユニット(MCU) 1 と主記憶装置(MSU) の間
に１つ乃至複数個のそれぞれ単位データ長に対応する上
記アクセス要求バスを有し、上記主記憶制御ユニット(M
CU) 1 は、上記処理装置 2からの主記憶制御ユニット(M
CU) 1 に対する、バリッドビット，アクセスアドレス，
操作コード等からなるアクセス要求を、上記単位データ
長，又はそれ以下のデータ長を１つのアクセス要素とし
て、該アクセス要素に対応するアクセス要求をセットす
る１つ乃至複数個の第１のリクエストポート 10 を有
し、該アクセス要素の処理順番がプログラムを実行する
上で規定されている上記計算機システムにおいて、 上記第１のリクエストポート 10 の出力において、任意
のアクセス要求の、上記アクセスアドレスの指示位置に
より、上記主記憶装置(MSU) へのアクセス要求バスを選
択し、 該アクセス要求バスに対応した第２のリクエストポート
12 にセットする時には、バスコンフリクトチェック＆
他のチェック部 11 で、上記セグメント間のコンフリク
トチェックと，上記プログラムを実行する上で規定され
ている、上記アクセス要求の実行順序を保証して行い、
その出力においては、自アクセスバス内の、セグメント
間の競合のみを、セグメント内バンクビジーチェック部
13 でチェックして、該自アクセス要求の発信の可否を
決定するように構成する。

(2) 上記主記憶アクセス制御装置において、該主記憶制
御ユニット(MCU) 1 内に、該主記憶装置(MSU) の各セグ
メント対応に設けられている、上記バスコンフリクトチ
ェック＆他のチェック部 11 での上記アクセス要求のバ
スコンフリクトチェック結果と、上記プログラムを実行
する上での順序を規定するポインタ 11eに基づいて、順
序通りに上記第２のリクエストポート 12 にセットする
第１のプライオリティサイクル機構 11 と、 各セグメント内の単位データに対するバンクビジーチェ
ックを行う第２のプライオリティサイクル機構 13 とを
設け、 上記第１のプライオリティサイクル機構 11 では、上記
第１の名リクエストポート 10 に対応して設けられてい
るバス間のバスコンフリクトチェック＆他のチェック部
11 でのバスコンフリクトチェックと，上記ポインタ 1
1aが示す、第１のリクエストポートからのアクセス要求
を最優先に、上記プログラムを実行する上での実行順序
の規定に従って選択したアクセス要求を、上記主記憶装
置(MSU) 内の各セグメント対応で、上記第２のアクセス
ポート 12 にセットし、 上記第２のプライオリティサイクル機構 13 では、上記
第２のリクエストポート 12 毎に、バス内でのバンクビ
ジーチェックを行って、ビジーでなければ各バンクに対
して、該単位データ毎のアクセス要求の発信を行うよう
に構成する。

〔作用〕

即ち、本発明によれば、主記憶制御ユニット(MCU) の第
１のアクセスポートの出力、即ち、１つ乃至複数個の単
位データからなるアクセス要求を、第１のプライオリテ
ィサイクルにおいて、例えば、各主記憶装置(MSU) を構
成している各セグメント対応のバスコンフリクトのチェ
ックを行い、且つ、該バスコンフリクトのないことが確
認されたアクセス要求について、プログラム上の実行順
序を指示しているポインタが示すポートのデータを最優
先として、プログラムを実行する上での実行順序性を保
証し、各セグメントに対応した第２のアクセスポートに
セットする。

この第１のプライオリティサイクルで、上記第２のアク
セスポートにセットされたアクセス要求は、単位デー
タ，ブロックデータの如何にかかわらず、最早バス間の
コンフリクションはないので、次の第２のプライオリテ
ィサイクルにおいては、例えば、各セグメント内でのバ
ンクビジーチェック等、該セグメント内の競合条件のチ
ェックのみを行い、このチェックの可否によって主記憶
装置(MSU) へのアクセス要求の発信を決定する。

このように制御することにより、主記憶制御ユニット(M
CU) 内の、例えば、各セグメント対応に設けられている
第２のアクセスポートにおいては、該第２のリクエスト
ポートの各ポートにセットされた当該エレメント以外と
の競合条件によって待たされることがないので、バンク
ビジーでなければ、即、発信が可能となり主記憶装置(M
SU) に対するアクセス効率が高まる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例を模式的に示した図であり、
第２図は本発明によるランダムアクセスの動作を説明す
る図であり、第３図は本発明のリクエストポインタ制御
回路の動作を説明する図であって、(a1)は第１のアクセ
スポートを示し、(a2)は第２のアクセスポートに単位デ
ータをセットする為の論理式を示し、(b) は(a2)で示し
た論理式の具体的な構成例を示し、(c) はポインタの遷
移例を示しており、第１図における、各装置からのアク
セス要求をバス間のコンフリクトチェックと、プログラ
ムを実行する上での順序性の保証と、バス内のバンクビ
ジーチェックを２つのプライオリティサイクル，で
チェックする手段が本発明を実施するのに必要な手段で
ある。尚、全図を通して同じ符号は同じ対象物を示して
いる。

以下、第１図〜第３図によって、本発明の主記憶アクセ
ス制御装置を説明する。

通常、主記憶装置(MSU) は、複数個のセグメント(SEG)
に分割されており、例えば、該セグメント(SEG) に対応
してバスが張られている。

従って、本発明においては、複数個の処理装置から第１
のリクエストポート（以下、説明の便宜上、アクセスポ
ートということがある）10で受け付けた、例えば、ベク
トルユニット(VU) 2からのアクセス要求について、先ず
バス間の競合条件のチェックと、プログラムを実行する
上での順序性の保証をバスコンフリクトチェック＆他の
チェック部 11,及びポインタ 11eで行い、そこで優先権
を取得したアクセス要求を、各バスに対応した第２のア
クセスポート 12 に設定する。

該第２のアクセスポート 12 に設定されたアクセス要求
は、前述のように、該アクセスポート 12 に対応するバ
スの使用権を取得しているので、SEG 内バンクビジーチ
ェック部 13 において、該バス内でのプライオリティ、
即ち、バンクビジーチェックでのプライオリティの取得
が得られれば、即主記憶装置(MSU) に対して発信できる
ことになる。

この状態を、本図においては、例えば、「MS G 0 MSU
0,SEG 0」等で表している。即ち、主記憶装置(MUS 0)
のセグメント(SEG) 0 内の特定のバンクに対してアクセ
ス要求が発信できることを示している。

このように制御すると、各主記憶装置(MSU) の各セグメ
ント対応で、バンク、例えば、８バイトの単位データ長
毎のアクセス要求を独立に発信することができるように
なる。

この時の発信動作を第２図によって説明すると、上記第
１のプライオリティサイクルにおいて、例えば、ベク
トルユニット(VU) 2から送出されてきたアクセス要求を
第１のアクセスポート(A〜D) 10 にセットし、該第１の
アクセスポート(A〜D) 10 の各エレメントデータについ
て、上記バスコンフリクトチェック＆他のチェック部 1
1 でバスコンフリクトチェックを行い、バス間の競合条
件が確認されたエレメントデータについて、ポインタ 1
1eが指示するアクセスポート番号に基づいて、プログラ
ムを実行する上での実行の順序性が保証されたエレメン
トデータ０〜３が、第２のアクセスポート 12 に設定さ
れているものとする。（これを‘S' で示している） 第１図に示した第２のプライオリティサイクル（サイ
クル１）において、ある処理装置、即ち、上記ベクトル
ユニット(VU) 2からのデータが連続した単位データ（エ
レメントと云う）0,1,2,3,〜からなっていて、そのエレ
メント０がバンクビジーであっても、他のエレメント１
〜３がバンクビジーでないと、｛バンクビジーの解除を
‘〇’で示し、バンクビジー中を‘×’で示してい
る｝、当該第２のプライオリティサイクル（サイクル
１）においては、バンク間の競合条件はないので、該バ
ンクビジーの解除されているアクセス要求は、即、主記
憶装置(MSU) に対して発信される。

そして、次の同じ第２のプライオリティサイクル（サ
イクル２）において、前のサイクルでバンクビジーであ
ったエレメント０のバンクビジーが解除されない限り、
その儘の状態が続く。即ち、プログラムの順序性が保証
されないので、続くエレメント(4〜7)が該第２のアクセ
スポート 12 にセットされることはない。

次のサイクル３において、該エレメント０に対するバン
クビジーが解除されると、該エレメント０は、即、主記
憶装置(MSU) に発信されるが、同じサイクルにおいて、
第１のプライオリティサイクルでは、該エレメントが
発信される迄、続くエレメント４〜に対するプログラム
を実行する上での順序性を保証する為の上記ポインタ 1
1eが当該アクセスポートＡ 10 を指した儘であるので、
該続くエレメント４〜に対する第２のアクセスポート 1
2 へのセットは、未だ行われない。

そして、次のサイクル４において、該ポインタ 11eが当
該アクセスポートＢ 10 を指した時点において、続くエ
レメント４〜７に対して上記プログラムを実行する上で
の順序性が保証され、該ポインタ 11eはアクセスポート
ＢＣＤＡに移って、図示されている如く、該エレ
メント４〜７が第２のアクセスポート 12 の該当するポ
ートにセット（‘S' で示す）され、各ポート内でのバ
ンクビジーチェックのみが行われる。

次に、第３図によって、上記ポインタ 11eによるプログ
ラムを実行する上の順序性（即ち、実行の順序）の保証
動作の具体例を説明する。

本図においては、４個の第１のアクセスポート(A,B,C,
D) 10を想定し、該ポート 10 にベクトルユニット(VU)
2からのアクセス要求がセットされたときの、上記第２
のアクセスポート（前述のように、バス対応に設けられ
ている）12にセットされるべき最優先のポートを指示す
る VU ポインタ 11eの例を示している。

本図の(a1)は上記第１のアクセスポート 10 を示してい
て、当該 VU ポインタ 11eは、図示されている如く、ア
クセスポートＡを指しているものとする。

この時の該アクセスポートＡ 10 に対するプログラムを
実行する上での順序性を保証する論理、即ち、第２のア
クセスポート 12 にセットする条件を、(a2)図の「Ａ P
ORT SET ENABLE」で示している。

(a2)図において、「POINT A ・A EN」は、該 VU ポイン
タ 11eが第１のアクセスポートＡ 10 を指していると
き、該ポートＡ 10 のエレメントデータを第２のアクセ
スポート 12 にセットできる条件を示している。

ここで、「A EN」は、該第１のアクセスポートＡ 10 に
設定されているエレメントデータの行き先アドレスに対
応するバスが‘空き’であるか、又は、該バスが使用中
（バリッドと云う）であっても、このサイクルで、その
バスを使用していたアクセス要求が解除（レリーズ）さ
れる場合を示している。「B EN」，…についても同じで
ある。

又、図中「B C MTCH」，「C D MTCH」，…は、データの
行き先きである第２のアクセスポート 12 に対する、第
１のアクセスポートＢ，Ｃ，或いは、ポートＣ，Ｄから
のバスコンフリクション（バスマッチ）で、例えば、ア
クセスポートＢ 10 のエレメントが、第２のアクセスポ
ート 12 に送出できないことを示している。以下、同じ
である。

従って、例えば、該 VU ポインタ 11eが第１のアクセス
ポートＢ 10 を指している時には、各ポートＢ，Ｃ，
Ｄ，Ａ 10 の各エレメントデータの行き先き条件を示し
ている、前述の「B EN」，「C EN」，…が全て ‘OK’
であって、且つ、行き先きの第２のアクセスポート 12
に対するバスマッチがなければ｛この条件を ，…で示す｝、該ポートＡ 10 のエレメントデータを第
２のアクセスポート 12 にセットできる。

以下、該ポインタ 11eがポートＣ，Ｄを指しているとき
の条件についても、同じようにして、(a2)図に示してい
る、該当項の論理条件がとれたとき、該ポートＡ 10 の
エレメントデータを第２のアクセスポート 12 にセット
することができることになる。

これが、前述の「Ａ PORT SET ENABLE」条件である。

第１のアクセスポートＢ，Ｃ，Ｄ 10 のエレメントデー
タに対しても、同じような論理条件で第２のアクセスポ
ート 12 に対するセット条件を求めることができる。

例えば、「Ｂ PORT SET ENABLE」の論理条件は、上記第
３図(a2)の論理式において、ＡＢ，ＢＣ，ＣＤ，
ＤＡに置き換えることによって求めることができる。

本図の(a2)で示した論理式を具体的な回路で構成したも
のが (b)に示してある。本図のA 〜D は、それぞれ、
「Ａ PORT SET ENABLE」，「Ｂ PORT SET ENABLE」，…
を生成する論理回路である。

次に、VUポインタ 11eの遷移例について、(e) 図によっ
て説明する。

該 VU ポインタ 11eが、第１のアクセスポート 10 のＡ
ポートを指しているとき、ベクトルユニット(VU) 2から
送られてきたエレメント０〜３の内、エレメント０，１
が前述の論理条件を満足して第２のアクセスポート 12
にセット（これを ‘S'で示している）されると、該 VU
ポインタ 11eは図示の如くに、Ｃポート 10 を指示
し、Ａポート，Ｂポート 10 には、次のエレメント４，
５が設定される。

この状態でエレメント２〜４が送出されると、該VUポイ
ンタ 11eはＢポート 10 を指示するようになり、ここ
で、エレメント５が送出されると、該VUポインタ 11eは
Ｃポート 10 を指示するように遷移する。

このように、本発明は、１つ乃至複数個の主記憶装置(M
SU) を有し、該主記憶装置(MSU) は、複数個のセグメン
トから構成され、各セグメントに対応して、アクセス要
求バスを備えてなり、該主記憶装置(MSU) に論理的に接
続される１つ乃至複数個の処理装置 2からの単位マシン
サイクル当たり、１つ乃至複数個の、プログラムを実行
する上での実行順序が規定されているアクセス要求の上
記主記憶装置(MSU) に対する発信の可否を制御する主記
憶制御ユニット(MCU) 1 を有する計算機システムであっ
て、 該主記憶制御ユニット(MCU) 1 と主記憶装置(MSU) の間
に１つ乃至複数個のそれぞれ単位データ長に対応する上
記アクセス要求バスを有し、上記主記憶制御ユニット(M
CU) 1 は、上記処理装置 2からの主記憶制御ユニット(M
CU) 1 に対する、バリッドビット，アクセスアドレス，
操作コード等からなるアクセス要求を、上記単位データ
長，又はそれ以下のデータ長を１つのアクセス要素とし
て、該アクセス要素に対応するアクセス要求をセットす
る１つ乃至複数個の第１のリクエストポート 10 を有
し、該アクセス要素の処理順番がプログラムを実行する
上で規定されている上記計算機システムにおいて、 各処理装置からのアクセス要求を、その第１のプライオ
リティサイクルにおいて、主記憶装置(MSU) のセグメン
ト対応に設けられているバスコンフリクトチェック＆他
のチェック部において、バス間のコンフリクトチェック
と、プログラムを実行する上での順序性の保証を行っ
て、第２のリクエストポートにセットするようにしたこ
とで、第２のプライオリティサイクルにおいては、該セ
ットされたエレメントについてセグメント内のバンクビ
ジーチェックのみを行って、複数個の単位データからな
るランダムアクセス要求の場合においても、各セグメン
トにおいて、アクセス可能な単位データから、刻々主記
憶装置(MSU) に発信することができるようにした所に特
徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の主記憶アクセス
制御装置は、１つ乃至複数個の処理装置からの主記憶制
御ユニット(MCU) に対する単位データ長，又は、より小
さなデータ長のアクセス要求がセットされた第１のアク
セスポート間のバスコンフリクトチェックと、プログラ
ムを実行する上の順序性をポインタを用いて保証したも
のを、次の第２のアクセスポートにセットし、該第２の
アクセスポートにセットされたアクセス要求について
は、該ポート内のバンクビジーのみをチェックして主記
憶装置(MSU) に発信するようにしたものであるので、主
記憶制御ユニット(MCU) 内の各セグメント対応に設けら
れている第２のアクセスポートにおいては、当該エレメ
ント以外の競合条件によって待たされることがなく、バ
ンクが異なると、上記プログラムを実行する上の順序性
が保証されて、該第２のアクセスポートにセットされた
エレメントは、毎サイクルの発信が可能となり主記憶装
置(MSU) に対するアクセス効率が高まる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を模式的に示した図， 第２図は本発明によるランダムアクセスの動作を説明す
る図， 第３図は本発明のリクエストポインタの制御回路の動作
を説明する図， 第４図は従来の主記憶アクセス制御方式を説明する図， である。 図面において、 1 は主記憶制御ユニット(MCU) ， 10は第１のアクセスポート，第１のリクエストポート 10 ′はアクセスポート， 11はバスコンフリクト＆他のチェック部， 11a はバスコンフリクトチェック部， 11b はバンクビジーチェック部， 11c は他のコンフリクションチェック部， 11d はプライオリティ制御部， 11e はポインタ，又は VU ポインタ， 12は第２のアクセスポート，第２のリクエストポート 13はSEG 内バンクビジーチェック部， をそれぞれ示す。

Claims (2)

【特許請求の範囲】
1. 【請求項１】１つ乃至複数個の主記憶装置(MSU) を有
   し、該主記憶装置(MSU) は、複数個のセグメントから構
   成され、各セグメントに対応して、アクセス要求バスを
   備えてなり、該主記憶装置(MSU) に論理的に接続される
   １つ乃至複数個の処理装置(2) からの単位マシンサイク
   ル当たり、１つ乃至複数個の、プログラムを実行する上
   での実行順序が規定されているアクセス要求の上記主記
   憶装置(MSU) に対する発信の可否を制御する主記憶制御
   ユニット(MCU)(1)を有する計算機システムであって、 該主記憶制御ユニット(MCU)(1)と主記憶装置(MSU) の間
   に１つ乃至複数個のそれぞれ単位データ長に対応する上
   記アクセス要求バスを有し、上記主記憶制御ユニット(M
   CU)(1)は、上記処理装置(2) からの主記憶制御ユニット
   (MCU)(1)に対する、バリッドビット，アクセスアドレ
   ス，操作コード等からなるアクセス要求を、上記単位デ
   ータ長，又はそれ以下のデータ長を１つのアクセス要素
   として、該アクセス要素に対応するアクセス要求をセッ
   トする１つ乃至複数個の第１のリクエストポート(10)を
   有し、該アクセス要素の実行順番がプログラムを実行す
   る上で規定されている上記計算機システムにおいて、 上記第１のリクエストポート(10)の出力において、任意
   のアクセス要求の、上記アクセスアドレスの指示位置に
   より、上記主記憶装置(MSU) へのアクセス要求バスを選
   択し、 該アクセス要求バスに対応した第２のリクエストポート
   (12)にセットする時には、バスコンフリクトチェック＆
   他のチェック部(11)で、上記セグメント間のコンフリク
   トチェックと，上記プログラムを実行する上で規定され
   ている、上記アクセス要求の実行順序を保証して行い、
   その出力においては、自アクセスバス内の、セグメント
   間の競合のみを、セグメント内バンクビジーチェック部
   (13)でチェックして、該自アクセス要求の発信の可否を
   決定することを特徴とする主記憶アクセス制御装置。
2. 【請求項２】上記主記憶アクセス制御装置において、該
   主記憶制御ユニット(MCU)(1)内に、該主記憶装置(MSU)
   の各セグメント対応に設けられている、上記バスコンフ
   リクトチェック＆他のチェック部(11)での上記アクセス
   要求のバスコンフリクトチェック結果と、上記プログラ
   ムを実行する上での実行順序を規定するポインタ(11e)
   に基づいて、順序通りに上記第２のリクエストポート(1
   2)にセットする第１のプライオリティサイクル機構(11)
   と、 各セグメント内の単位データに対するバンクビジーチェ
   ックを、セグメント内バンクビジーチェック部(13)で行
   う第２のプライオリティサイクル機構(13)とを設け、 上記第１のプライオリティサイクル機構(11)では、上記
   第１のリクエストポート(10)の各リクエストポートに対
   応して設けられているバスコンフリクトチェック＆他の
   チェック部(11)でのバス間のコンフリクトチェックと、
   上記ポインタ(11a) が示す、第１のリクエストポート(1
   0)からのアクセス要求を最優先に、上記プログラムを実
   行する上での実行順序の規定に従って選択した、上記主
   記憶装置(MSU) 内の各セグメント対応でアクセス要求
   を、上記第２のアクセスポート(12)にセットし、 上記第２のプライオリティサイクル機構(13)では、上記
   第２のリクエストポート(12)毎に、セグメント内バンク
   ビジーチェック部(13)で、バス内でのバンクビジーチェ
   ックを行って、ビジーでなければ各バンクに対して、該
   単位データ毎のアクセス要求の発信を行うことを特徴と
   する特許請求の範囲第１項に記載の主記憶アクセス制御
   装置。