JPH0610821B2 - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPH0610821B2 JPH0610821B2 JP15152885A JP15152885A JPH0610821B2 JP H0610821 B2 JPH0610821 B2 JP H0610821B2 JP 15152885 A JP15152885 A JP 15152885A JP 15152885 A JP15152885 A JP 15152885A JP H0610821 B2 JPH0610821 B2 JP H0610821B2
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- JP
- Japan
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- prom
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- read
- arrays
- circuit
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- Expired - Lifetime
Links
- 238000003491 array Methods 0.000 claims description 14
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 47
- 238000010586 diagram Methods 0.000 description 4
- 230000015654 memory Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数のＰＲＯＭを内臓したマイクロコンピュー
タに関する。
タに関する。
従来、マイクロコンピュータには命令および表示用など
のテーブルデータ等、異なる情報を格納するために読出
し専用メモリ（以下、ＲＯＭとする）を複数内臓したも
のがある。しかし、ＲＯＭを内臓したマイクロコンピュ
ータは製造段階でＲＯＭの内容が格納されるため、製品
ができあがった後にはＲＯＭの内容を変えることができ
ない。そこでＲＯＭの内容を書換えられるようにＲＯＭ
のかわりに電気的書込み可能な読出し専用メモリ（以
下、ＰＲＯＭとする。）を内臓したマイクロコンピュー
タがある。
のテーブルデータ等、異なる情報を格納するために読出
し専用メモリ（以下、ＲＯＭとする）を複数内臓したも
のがある。しかし、ＲＯＭを内臓したマイクロコンピュ
ータは製造段階でＲＯＭの内容が格納されるため、製品
ができあがった後にはＲＯＭの内容を変えることができ
ない。そこでＲＯＭの内容を書換えられるようにＲＯＭ
のかわりに電気的書込み可能な読出し専用メモリ（以
下、ＰＲＯＭとする。）を内臓したマイクロコンピュー
タがある。
第２図は２個のＰＲＯＭアレイを内臓したマイクロコン
ピュータのＰＲＯＭ部における要部の従来例を示すブロ
ック図である。
ピュータのＰＲＯＭ部における要部の従来例を示すブロ
ック図である。
第２図の回路でデータを格納する場合、選択信号18を例
えば“０”レベルにすることにより、制御回路20を第１
のＰＲＯＭ13に書込み可能な状態にした後、データバス
11から制御回路20、書込み回路12を通してデータバス11
上の、例えば命令データを第１のＰＲＯＭ13に格納す
る。次に、選択信号18を例えば“１”レベルにすること
により、制御回路20を第２のＰＲＯＭ14に書込み可能な
状態にした後、データバス11から制御回路20，書込み回
路21を通してデータバス11上の、例えばテーブルデータ
を第２のＰＲＯＭ14に格納する。
えば“０”レベルにすることにより、制御回路20を第１
のＰＲＯＭ13に書込み可能な状態にした後、データバス
11から制御回路20、書込み回路12を通してデータバス11
上の、例えば命令データを第１のＰＲＯＭ13に格納す
る。次に、選択信号18を例えば“１”レベルにすること
により、制御回路20を第２のＰＲＯＭ14に書込み可能な
状態にした後、データバス11から制御回路20，書込み回
路21を通してデータバス11上の、例えばテーブルデータ
を第２のＰＲＯＭ14に格納する。
データを読出す場合は、第１のＰＲＯＭ13と第２のＰＲ
ＯＭ14は互いに独立した動作をし、命令データを読出す
場合は第１のＰＲＯＭ13から読出し回路15を通して命令
データを命令レジスタ16にラッチする。テーブルデータ
を読出す場合は、第２のＰＲＯＭ14から読出し回路22を
通してテーブルデータをデータレジスタ17にラッチす
る。
ＯＭ14は互いに独立した動作をし、命令データを読出す
場合は第１のＰＲＯＭ13から読出し回路15を通して命令
データを命令レジスタ16にラッチする。テーブルデータ
を読出す場合は、第２のＰＲＯＭ14から読出し回路22を
通してテーブルデータをデータレジスタ17にラッチす
る。
第２図で示したように従来、命令を格納する第１のＰＲ
ＯＭとテーブルデータを格納する第２のＰＲＯＭという
ように複数組のＰＲＯＭを内臓したマイクロコンピュー
タでは、それぞれのＰＲＯＭに独立した書込み回路と読
出し回路を持つ必要があり、その結果としてチップ面積
が増大するという欠点がある。
ＯＭとテーブルデータを格納する第２のＰＲＯＭという
ように複数組のＰＲＯＭを内臓したマイクロコンピュー
タでは、それぞれのＰＲＯＭに独立した書込み回路と読
出し回路を持つ必要があり、その結果としてチップ面積
が増大するという欠点がある。
本発明のマイクロコンピュータは、第１及び第２のPROM
アレイを内臓したマイクロコンピュータにおいて、前記
第１及び第２のPROMアレイに対し共用化されたデータ書
き込み手段であって前記第１及び第２のPROMアレイのう
ちの選択されたPROMアレイにデータを書き込むデータ書
き込み手段と、前記第１及び第２のPROMアレイに対し共
用化されたデータ読み出し手段であって前記第１及び第
２のPROMアレイのうちの選択されたPROMアレイからデー
タを読み出すデータ読み出し手段と、前記第１及び第２
のPROMアレイにそれぞれ対応して設けられた第１及び第
２のレジスタとを有し、前記第１のレジスタは前記第１
のPROMアレイが選択されたときに活性化されて前記デー
タ読み出し手段による前記第１のPROMからの読み出しデ
ータをストアし、前記第２のレジスタは前記第２のPROM
アレイが選択されたときに活性化されて前記データ読み
出し手段による前記第２のPROMからの読み出しデータを
ストアすることを特徴とする。
アレイを内臓したマイクロコンピュータにおいて、前記
第１及び第２のPROMアレイに対し共用化されたデータ書
き込み手段であって前記第１及び第２のPROMアレイのう
ちの選択されたPROMアレイにデータを書き込むデータ書
き込み手段と、前記第１及び第２のPROMアレイに対し共
用化されたデータ読み出し手段であって前記第１及び第
２のPROMアレイのうちの選択されたPROMアレイからデー
タを読み出すデータ読み出し手段と、前記第１及び第２
のPROMアレイにそれぞれ対応して設けられた第１及び第
２のレジスタとを有し、前記第１のレジスタは前記第１
のPROMアレイが選択されたときに活性化されて前記デー
タ読み出し手段による前記第１のPROMからの読み出しデ
ータをストアし、前記第２のレジスタは前記第２のPROM
アレイが選択されたときに活性化されて前記データ読み
出し手段による前記第２のPROMからの読み出しデータを
ストアすることを特徴とする。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のマイクロコンピュータの一実施例の要
部のブロック図である。本実施例では第２図の従来例と
同様に、２個のＰＲＯＭが内臓されている。
部のブロック図である。本実施例では第２図の従来例と
同様に、２個のＰＲＯＭが内臓されている。
第１のＰＲＯＭ３と第２のＰＲＯＭ４はデータを入力す
るためのデータ線を共用に接続され、書込み回路２によ
りデータバス１上のデータが書込まれ、また、読出し回
路５を介して書込まれたデータが読出されデータバス１
に出力される。アドレス制御回路９は第１のＰＲＯＭ３
および第２のＰＲＯＭ４の所定のアドレスＰＲＯＭセル
を指定するアドレス信号を発生し、書込みおよび読出し
時に所定のアドレス信号を発生する。また、アドレス制
御回路９は第１のＰＲＯＭ３または第２のＰＲＯＭ４の
いずれかを選択する選択信号８により制御され、例えば
第１のＰＲＯＭ３の所定のアドレスに対して書込みまた
は読出しを行う場合選択信号８を“０”（ロウレベ
ル）、また第２のＰＲＯＭ４の所定のアドレスに対する
書込みまたは読出しを行う場合には選択信号８を“１”
（ハイレベル）に制御する。命令レジスタ６は選択信号
８が“０”の時、データバス１上のデータをラッチし、
データレジスタ７は選択信号８が“１”の時、データバ
ス１上のデータをラッチする。
るためのデータ線を共用に接続され、書込み回路２によ
りデータバス１上のデータが書込まれ、また、読出し回
路５を介して書込まれたデータが読出されデータバス１
に出力される。アドレス制御回路９は第１のＰＲＯＭ３
および第２のＰＲＯＭ４の所定のアドレスＰＲＯＭセル
を指定するアドレス信号を発生し、書込みおよび読出し
時に所定のアドレス信号を発生する。また、アドレス制
御回路９は第１のＰＲＯＭ３または第２のＰＲＯＭ４の
いずれかを選択する選択信号８により制御され、例えば
第１のＰＲＯＭ３の所定のアドレスに対して書込みまた
は読出しを行う場合選択信号８を“０”（ロウレベ
ル）、また第２のＰＲＯＭ４の所定のアドレスに対する
書込みまたは読出しを行う場合には選択信号８を“１”
（ハイレベル）に制御する。命令レジスタ６は選択信号
８が“０”の時、データバス１上のデータをラッチし、
データレジスタ７は選択信号８が“１”の時、データバ
ス１上のデータをラッチする。
次に、本実施例における動作、すなわちデータの書込み
および読出し動作について説明する。
および読出し動作について説明する。
(１)データの書込みの場合 選択信号８が“０”のときアドレス制御回路９により第
１のＰＲＯＭ３が選択され、書込み回路２によりデータ
バス１上の命令が書込まれ、選択信号８が“１”のとき
アドレス制御回路９により第２のＰＲＯＭ４が選択さ
れ、書込み回路２を通してデータバス１上のデータが書
込まれる。
１のＰＲＯＭ３が選択され、書込み回路２によりデータ
バス１上の命令が書込まれ、選択信号８が“１”のとき
アドレス制御回路９により第２のＰＲＯＭ４が選択さ
れ、書込み回路２を通してデータバス１上のデータが書
込まれる。
(２)データの読出しの場合 選択信号８が“０”のときアドレス制御回路９により第
１のＰＲＯＭ３がアクセスされ、同時に命令レジスタ６
を受け入れ可能な状態として読出し回路５により命令が
読出され、データバス１を介して命令レジスタ６により
ラッチされる。選択信号８が“１”のときアドレス制御
回路９により第２のＰＲＯＭ４がアクセスされ、同時に
データレジスタ７を受け入れ可能な状態として読出し回
路５によりデータが読出され、データバス１を介してデ
ータレジスタ７にラッチされる。
１のＰＲＯＭ３がアクセスされ、同時に命令レジスタ６
を受け入れ可能な状態として読出し回路５により命令が
読出され、データバス１を介して命令レジスタ６により
ラッチされる。選択信号８が“１”のときアドレス制御
回路９により第２のＰＲＯＭ４がアクセスされ、同時に
データレジスタ７を受け入れ可能な状態として読出し回
路５によりデータが読出され、データバス１を介してデ
ータレジスタ７にラッチされる。
このように、アドレス制御回路９を設けて選択信号８を
切換えることにより第１のＰＲＯＭ３と第２のＰＲＯＭ
４で書込み回路２と読出し回路５を共用することができ
る。
切換えることにより第１のＰＲＯＭ３と第２のＰＲＯＭ
４で書込み回路２と読出し回路５を共用することができ
る。
本実施例は２つのＰＲＯＭを内臓したマイクロコンピュ
ータの例であるが、本発明は３つ以上のＰＲＯＭを内臓
したマイクロコンピュータにも適用できる。
ータの例であるが、本発明は３つ以上のＰＲＯＭを内臓
したマイクロコンピュータにも適用できる。
以上説明したように本発明は、複数のＰＲＯＭの書込み
回路と読出し回路を共通にし、データの読出し時に選択
信号に対応して読出しデータを所定レジスタにラッチす
ることによりチップ面積が減少できる効果がある。
回路と読出し回路を共通にし、データの読出し時に選択
信号に対応して読出しデータを所定レジスタにラッチす
ることによりチップ面積が減少できる効果がある。
第１図は本発明によるマイクロコンピュータの一実施例
の要部のブロック図、第２図は２個のＰＲＯＭアレイを
内臓したマイクロコンピュータの従来例の要部のブロッ
ク図である。 １：データバス、２：書込み回路、 ３：第１のＰＲＯＭ、４：第２のＰＲＯＭ、 ５：読出し回路、６：命令レジスタ、 ７：データレジスタ、８：選択信号、 ９：アドレス制御回路。
の要部のブロック図、第２図は２個のＰＲＯＭアレイを
内臓したマイクロコンピュータの従来例の要部のブロッ
ク図である。 １：データバス、２：書込み回路、 ３：第１のＰＲＯＭ、４：第２のＰＲＯＭ、 ５：読出し回路、６：命令レジスタ、 ７：データレジスタ、８：選択信号、 ９：アドレス制御回路。
Claims (1)
- 【請求項１】第１及び第２のPROMアレイを内臓したマイ
クロコンピュータにおいて、前記第１及び第２のPROMア
レイに対し共用化されたデータ書き込み手段であって前
記第１及び第２のPROMアレイのうちの選択されたPROMア
レイにデータを書き込むデータ書き込み手段と、前記第
１及び第２のPROMアレイに対し共用化されたデータ読み
出し手段であって前記第１及び第２のPROMアレイのうち
の選択されたPROMアレイからデータを読み出すデータ読
み出し手段と、前記第１及び第２のPROMアレイにそれぞ
れ対応して設けられた第１及び第２のレジスタとを有
し、前記第１のレジスタは前記第１のPROMアレイが選択
されたときに活性化されて前記データ読み出し手段によ
る前記第１のPROMからの読み出しデータをストアし、前
記第２のレジスタは前記第２のPROMアレイが選択された
ときに活性化されて前記データ読み出し手段による前記
第２のPROMからの読み出しデータをストアすることを特
徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15152885A JPH0610821B2 (ja) | 1985-07-09 | 1985-07-09 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15152885A JPH0610821B2 (ja) | 1985-07-09 | 1985-07-09 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6210742A JPS6210742A (ja) | 1987-01-19 |
| JPH0610821B2 true JPH0610821B2 (ja) | 1994-02-09 |
Family
ID=15520482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15152885A Expired - Lifetime JPH0610821B2 (ja) | 1985-07-09 | 1985-07-09 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0610821B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139265A (ja) * | 1982-02-13 | 1983-08-18 | Dainippon Printing Co Ltd | マイクロコンピユ−タ |
-
1985
- 1985-07-09 JP JP15152885A patent/JPH0610821B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6210742A (ja) | 1987-01-19 |
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