JPH06110720A - 不確定データ送出防止回路 - Google Patents
不確定データ送出防止回路Info
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- JPH06110720A JPH06110720A JP4259460A JP25946092A JPH06110720A JP H06110720 A JPH06110720 A JP H06110720A JP 4259460 A JP4259460 A JP 4259460A JP 25946092 A JP25946092 A JP 25946092A JP H06110720 A JPH06110720 A JP H06110720A
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Abstract
(57)【要約】
【目的】 交換システム等における不確定データ送出防
止回路に関し、電源投入時の有効データの送出を無くし
た回路を提供することを目的とする。 【構成】 入力する直列データを並列データに変換する
直列／並列変換部21と、並列データをラッチするラッチ
部22と、ラッチ部22にクロックを供給する同期クロック
生成部24と、パワーオンリセット信号を出力するパワー
オンリセット部26を備えたパッケージ2aにおいて、該パ
ワーオンリセット信号の出力時は前記パワーオンリセッ
ト部26の出力の‘Ｈ’を出力し、該パワーオンリセット
信号の出力が終われば入力データを出力するＯＲゲート
27と、前記パワーオンリセット信号の出力時は基本クロ
ックを出力し、該パワーオンリセット信号の出力が終わ
れば同期クロックを送出するラッチクロック生成部28を
設けるように構成する。
止回路に関し、電源投入時の有効データの送出を無くし
た回路を提供することを目的とする。 【構成】 入力する直列データを並列データに変換する
直列／並列変換部21と、並列データをラッチするラッチ
部22と、ラッチ部22にクロックを供給する同期クロック
生成部24と、パワーオンリセット信号を出力するパワー
オンリセット部26を備えたパッケージ2aにおいて、該パ
ワーオンリセット信号の出力時は前記パワーオンリセッ
ト部26の出力の‘Ｈ’を出力し、該パワーオンリセット
信号の出力が終われば入力データを出力するＯＲゲート
27と、前記パワーオンリセット信号の出力時は基本クロ
ックを出力し、該パワーオンリセット信号の出力が終わ
れば同期クロックを送出するラッチクロック生成部28を
設けるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、交換システム等のデー
タ通信回路に係り、特に電源投入時の不確定データ送出
防止回路に関するものである。
タ通信回路に係り、特に電源投入時の不確定データ送出
防止回路に関するものである。
【０００２】
【従来の技術】図３は交換機システムの構成例を示す図
である。図３中、１はキー1aと情報送出部1bとを備える
台である。２はパッケージ部2aと基本クロック生成部2b
とを備える交換機である。なお、３は情報受信部3aとラ
ンプ3bとを備える対向装置、そして、４は通信路であ
る。
である。図３中、１はキー1aと情報送出部1bとを備える
台である。２はパッケージ部2aと基本クロック生成部2b
とを備える交換機である。なお、３は情報受信部3aとラ
ンプ3bとを備える対向装置、そして、４は通信路であ
る。
【０００３】図３において、台１上のキー1aを押すと、
情報送出部1bから出力される押下情報は通信路４を通っ
て交換機２に入力される。交換機２においては、パッケ
ージ部2aで基本クロック生成部2bから出力されるクロッ
クを用いてデータの交換や対向装置の選択等を行い、該
処理情報を通信路４を通して対向装置３へ送出する。
情報送出部1bから出力される押下情報は通信路４を通っ
て交換機２に入力される。交換機２においては、パッケ
ージ部2aで基本クロック生成部2bから出力されるクロッ
クを用いてデータの交換や対向装置の選択等を行い、該
処理情報を通信路４を通して対向装置３へ送出する。
【０００４】対向装置３では、送られてきた情報により
ランプ3bの点灯やリレーの駆動を行うことで情報が送ら
れてきたことを知る。図４は従来の一実施例回路の構成
を示す図であり、前記パッケージ部2aの構成内容を記載
している。
ランプ3bの点灯やリレーの駆動を行うことで情報が送ら
れてきたことを知る。図４は従来の一実施例回路の構成
を示す図であり、前記パッケージ部2aの構成内容を記載
している。
【０００５】図４において、21は直列／並列変換部、22
はラッチ部、23は並列／直列変換部である。なお、24は
同期クロック生成部、25はインバータ、また、26はパワ
ーオンリセット部である。
はラッチ部、23は並列／直列変換部である。なお、24は
同期クロック生成部、25はインバータ、また、26はパワ
ーオンリセット部である。
【０００６】パッケージ部2aに接続される通信路４は、
他のパッケージとマルチ接続となるため負論理（‘０’
でデータは有効、‘１’でデータは無効）で接続され
る。該パッケージ部2aにおいて、刻々と送られてくる直
列データを、基本クロックを用いて直列／並列変換部21
で並列データに変換してラッチ部22に送出する。
他のパッケージとマルチ接続となるため負論理（‘０’
でデータは有効、‘１’でデータは無効）で接続され
る。該パッケージ部2aにおいて、刻々と送られてくる直
列データを、基本クロックを用いて直列／並列変換部21
で並列データに変換してラッチ部22に送出する。
【０００７】ラッチ部22では同期クロック生成部24から
出力されてインバータ25で極性反転された同期クロック
を用いて当該並列データをラッチし、次段の並列／直列
変換部23で直列データに戻して通信路４へ送出する。
出力されてインバータ25で極性反転された同期クロック
を用いて当該並列データをラッチし、次段の並列／直列
変換部23で直列データに戻して通信路４へ送出する。
【０００８】このように動作している場合、ラッチ部22
のゲートであるイネーブル（ＥＮ）をアース（Ｅ）に接
続しておくと、当該イネーブルにより動作可能になるラ
ッチ部22に対して電源投入時の不確定データがラッチさ
れ、当該ラッチデータがラッチ部22から送出されてしま
うようになる。
のゲートであるイネーブル（ＥＮ）をアース（Ｅ）に接
続しておくと、当該イネーブルにより動作可能になるラ
ッチ部22に対して電源投入時の不確定データがラッチさ
れ、当該ラッチデータがラッチ部22から送出されてしま
うようになる。
【０００９】これを防止するため、ラッチ部22のＥＮ端
子に点線で示すパワーオンリセット部26を接続し、パワ
ーオンリセット信号が出力される間はラッチ部22のイネ
ーブルを‘Ｈ’にして不確定データがラッチされるのを
防止している。
子に点線で示すパワーオンリセット部26を接続し、パワ
ーオンリセット信号が出力される間はラッチ部22のイネ
ーブルを‘Ｈ’にして不確定データがラッチされるのを
防止している。
【００１０】なお、上記に記載したように、ラッチ部22
にパワーオンリセット部26よりパワーオンリセット信号
を加えると、このパワーオンリセット信号の出力期間中
はラッチ部22の出力がハイインピーダンス状態となり、
有効データに相当する‘Ｌ’のデータが出力されてしま
うようになる。
にパワーオンリセット部26よりパワーオンリセット信号
を加えると、このパワーオンリセット信号の出力期間中
はラッチ部22の出力がハイインピーダンス状態となり、
有効データに相当する‘Ｌ’のデータが出力されてしま
うようになる。
【００１１】
【発明が解決しようとする課題】従って、従来例の回路
においては、パッケージ部への入出力は負論理で接続さ
れているため有効データが外部に送出され、電源を投入
した瞬間において数ｍｓ〜数10ｍｓ間においてデータの
有効を示すランプが点灯するという課題がある。
においては、パッケージ部への入出力は負論理で接続さ
れているため有効データが外部に送出され、電源を投入
した瞬間において数ｍｓ〜数10ｍｓ間においてデータの
有効を示すランプが点灯するという課題がある。
【００１２】本発明は、電源投入時の有効データの送出
を無くするようにした回路を提供することを目的とす
る。
を無くするようにした回路を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は図１に示すごとく、基本クロックを用い
て、入力される直列データを並列データに変換する直列
／並列変換部21と、該直列／並列変換部21が出力する並
列データをクロックでラッチするラッチ部22と、該ラッ
チ部22にクロックを供給する同期クロック生成部24と、
パワーオンリセット信号を出力するパワーオンリセット
部26とを備えたパッケージ部2aにおいて、該パッケージ
部2aのパワーオンリセット信号の出力時は前記パワーオ
ンリセット部26が出力するパワーオンリセット信号の
‘Ｈ’をそのまま出力し、該パワーオンリセット信号の
出力が終われば入力されるデータをそのまま出力するＯ
Ｒゲート27と、前記パッケージ部(2a)のパワーオンリセ
ット信号の出力時は前記基本クロックをそのまま出力
し、当該パワーオンリセット信号の出力が終われば前記
同期クロック生成部24からの同期クロックを送出するラ
ッチクロック生成部28を設けるように構成する。
め、本発明は図１に示すごとく、基本クロックを用い
て、入力される直列データを並列データに変換する直列
／並列変換部21と、該直列／並列変換部21が出力する並
列データをクロックでラッチするラッチ部22と、該ラッ
チ部22にクロックを供給する同期クロック生成部24と、
パワーオンリセット信号を出力するパワーオンリセット
部26とを備えたパッケージ部2aにおいて、該パッケージ
部2aのパワーオンリセット信号の出力時は前記パワーオ
ンリセット部26が出力するパワーオンリセット信号の
‘Ｈ’をそのまま出力し、該パワーオンリセット信号の
出力が終われば入力されるデータをそのまま出力するＯ
Ｒゲート27と、前記パッケージ部(2a)のパワーオンリセ
ット信号の出力時は前記基本クロックをそのまま出力
し、当該パワーオンリセット信号の出力が終われば前記
同期クロック生成部24からの同期クロックを送出するラ
ッチクロック生成部28を設けるように構成する。
【００１４】
【作用】本発明では図１に示すように、先ず、ＯＲゲー
ト27においてパワーオンリセット部が出力するパワーオ
ンリセット信号とデータのＯＲ和を取り、該パワーオン
リセット信号の出力期間中の入力データが必ず‘Ｈ’
（無効データ）となるようにする。
ト27においてパワーオンリセット部が出力するパワーオ
ンリセット信号とデータのＯＲ和を取り、該パワーオン
リセット信号の出力期間中の入力データが必ず‘Ｈ’
（無効データ）となるようにする。
【００１５】また、ラッチクロック生成部28においてラ
ッチ部22に入力するクロックを、パワーオンリセット信
号と基本クロックおよび同期クロックの論理によりつく
り、パワーオンリセット信号の出力中は基本クロックに
よるラッチを行い、パワーオンリセット信号が出力され
た後は正規の同期クロックでラッチを行うようにしてい
る。
ッチ部22に入力するクロックを、パワーオンリセット信
号と基本クロックおよび同期クロックの論理によりつく
り、パワーオンリセット信号の出力中は基本クロックに
よるラッチを行い、パワーオンリセット信号が出力され
た後は正規の同期クロックでラッチを行うようにしてい
る。
【００１６】従って、不確定データの出力する恐れのあ
る時間は強制的に無効データ‘Ｈ’を読ませ、その後は
同期クロックで正規のデータを読むことが出来るように
している。
る時間は強制的に無効データ‘Ｈ’を読ませ、その後は
同期クロックで正規のデータを読むことが出来るように
している。
【００１７】
【実施例】以下、図１と図２により本発明の実施例を説
明する。図１は本発明の一実施例回路の構成を示す図で
あり、図２は本発明の一実施例回路のタイミングを示す
図である。
明する。図１は本発明の一実施例回路の構成を示す図で
あり、図２は本発明の一実施例回路のタイミングを示す
図である。
【００１８】図１において、27は入力されるデータとパ
ワーオンリセット信号とのＯＲ和を取るＯＲゲートであ
る。また、28はラッチ部22へのクロックをつくるラッチ
クロック生成部であり、該ラッチクロック生成部28はＡ
ＮＤゲート28a とＯＲゲート28b およびインバータ28c
より形成する。
ワーオンリセット信号とのＯＲ和を取るＯＲゲートであ
る。また、28はラッチ部22へのクロックをつくるラッチ
クロック生成部であり、該ラッチクロック生成部28はＡ
ＮＤゲート28a とＯＲゲート28b およびインバータ28c
より形成する。
【００１９】なお、パワーオンリセット部26は抵抗Ｒと
コンデンサＣとダイオードＤおよびインバータ26で形成
されるものとして図示してある。その他の回路である回
路21〜回路24は図４と同一構成であり、特に説明を省略
する。
コンデンサＣとダイオードＤおよびインバータ26で形成
されるものとして図示してある。その他の回路である回
路21〜回路24は図４と同一構成であり、特に説明を省略
する。
【００２０】図２において、(a) はパワーオンリセット
部26内におけるアナログ信号、(b)パワーオンリセット
部26から出力されるパワーオンリセット信号である。
(c) はＯＲゲート27から出力される信号、(d) はＡＮＤ
ゲート28a から出力される信号、(e) は同期クロック生
成部24の出力である同期クロックである。
部26内におけるアナログ信号、(b)パワーオンリセット
部26から出力されるパワーオンリセット信号である。
(c) はＯＲゲート27から出力される信号、(d) はＡＮＤ
ゲート28a から出力される信号、(e) は同期クロック生
成部24の出力である同期クロックである。
【００２１】また、(f) はＯＲゲート28b から出力され
るデータ、(g) は信号(f) を極性反転してラッチ部22に
加えるクロックである。パワーオンリセット部26の内部
のアナログ信号(a) はインバータ26a を通すことによ
り、電源投入時に‘Ｈ’に転じ、インバータ26a のＴＴ
Ｌ入力‘Ｈ’レベルで‘Ｌ’に転ずる信号(b) になる。
るデータ、(g) は信号(f) を極性反転してラッチ部22に
加えるクロックである。パワーオンリセット部26の内部
のアナログ信号(a) はインバータ26a を通すことによ
り、電源投入時に‘Ｈ’に転じ、インバータ26a のＴＴ
Ｌ入力‘Ｈ’レベルで‘Ｌ’に転ずる信号(b) になる。
【００２２】直列／並列変換部21に入力される信号(c)
は、入力されるデータとパワーオンリセット信号(b) と
データとをＯＲゲート27で取られたＯＲ信号であるた
め、パワーオンリセット信号(b) の出力中は常に‘Ｈ’
を出力し、その後は入力されるデータがスルーで通るこ
とになる。
は、入力されるデータとパワーオンリセット信号(b) と
データとをＯＲゲート27で取られたＯＲ信号であるた
め、パワーオンリセット信号(b) の出力中は常に‘Ｈ’
を出力し、その後は入力されるデータがスルーで通るこ
とになる。
【００２３】直列／並列変換部21から出力するデータを
ラッチするクロック(g) は、パワーオンリセット信号
(b) とデータに対応している基本クロックをＡＮＤゲー
ト28aに加えてＡＮＤ積を取ることにより信号(d) をつ
くり、該信号(d) と同期クロック(e) をＯＲゲート28b
に加えてＯＲ和を取ることにより信号(f) をつくり、そ
して、この信号(f) をインバータ28c で極性反転を行う
ことによりつくられる。
ラッチするクロック(g) は、パワーオンリセット信号
(b) とデータに対応している基本クロックをＡＮＤゲー
ト28aに加えてＡＮＤ積を取ることにより信号(d) をつ
くり、該信号(d) と同期クロック(e) をＯＲゲート28b
に加えてＯＲ和を取ることにより信号(f) をつくり、そ
して、この信号(f) をインバータ28c で極性反転を行う
ことによりつくられる。
【００２４】従って、当該クロック(g) は、パワーオン
リセット信号(b) の出力中の期間では基本クロックを
極性反転した信号となり、その後の期間では同期クロ
ック(e) を極性反転した信号になる。
リセット信号(b) の出力中の期間では基本クロックを
極性反転した信号となり、その後の期間では同期クロ
ック(e) を極性反転した信号になる。
【００２５】ラッチ部22では、クロック(g) の立ち上が
りでデータのラッチを行うために、信号(f) をインバー
タ28c で極性反転させている。これによって、パワーオ
ンリセット信号(b) の出力中の期間では基本クロック
によって無効データをラッチし、このためラッチ部22か
ら無効データの‘Ｈ’が出力されるようになり、パワー
オンリセット信号(b) が出力された後の期間では正規
のクロックでデータをラッチするように動作する。
りでデータのラッチを行うために、信号(f) をインバー
タ28c で極性反転させている。これによって、パワーオ
ンリセット信号(b) の出力中の期間では基本クロック
によって無効データをラッチし、このためラッチ部22か
ら無効データの‘Ｈ’が出力されるようになり、パワー
オンリセット信号(b) が出力された後の期間では正規
のクロックでデータをラッチするように動作する。
【００２６】なお、期間は非動作期間であり、データ
は棄てられるようになる。
は棄てられるようになる。
【００２７】
【発明の効果】以上の説明から明らかなように本発明に
よれば、データの論理を変えることなく、電源投入時に
おいて確実に無効データをラッチする回路を実現するこ
とができるという効果を奏する。
よれば、データの論理を変えることなく、電源投入時に
おいて確実に無効データをラッチする回路を実現するこ
とができるという効果を奏する。
【図１】 本発明の一実施例回路の構成を示す図であ
る。
る。
【図２】 本発明の一実施例回路のタイミングを示す図
である。
である。
【図３】 交換機システムの構成例を示す図である。
【図４】 従来の一実施例回路の構成を示す図である。
１は台 ２は交換機 2aはパッケージ部 ３は対向装置 ４は通信路 21は直列／並列変換部 22はラッチ部 23は並列／直列変換部 24は同期クロック生成部 26はパワーオンリセット部 27はＯＲゲート 28はラッチクロック生成部
Claims (1)
- 【請求項１】 基本クロックを用いて、入力される直列
データを並列データに変換する直列／並列変換部(21)
と、該直列／並列変換部(21)が出力する並列データをク
ロックでラッチするラッチ部(22)と、該ラッチ部(22)に
クロックを供給する同期クロック生成部(24)と、パワー
オンリセット信号を出力するパワーオンリセット部(26)
とを備えたパッケージ部(2a)において、 該パッケージ部(2a)のパワーオンリセット信号の出力時
は前記パワーオンリセット部(26)が出力するパワーオン
リセット信号の‘Ｈ’をそのまま出力し、該パワーオン
リセット信号の出力が終われば入力されるデータをその
まま出力するＯＲゲート(27)と、 前記パッケージ部(2a)のパワーオンリセット信号の出力
時は前記基本クロックをそのまま出力し、当該パワーオ
ンリセット信号の出力が終われば前記同期クロック生成
部(24)からの同期クロックを送出するラッチクロック生
成部(28)を設けたことを特徴とする不確定データ送出防
止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259460A JP2748795B2 (ja) | 1992-09-29 | 1992-09-29 | 不確定データ送出防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259460A JP2748795B2 (ja) | 1992-09-29 | 1992-09-29 | 不確定データ送出防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06110720A true JPH06110720A (ja) | 1994-04-22 |
| JP2748795B2 JP2748795B2 (ja) | 1998-05-13 |
Family
ID=17334379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4259460A Expired - Fee Related JP2748795B2 (ja) | 1992-09-29 | 1992-09-29 | 不確定データ送出防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2748795B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990056144A (ko) * | 1997-12-29 | 1999-07-15 | 윤종용 | 키폰시스템에서 리셋신호의 타이밍 지연회로 |
| EP0915566A3 (en) * | 1997-11-10 | 2000-12-06 | Nec Corporation | Reset circuit for flipflop |
| JP2019028695A (ja) * | 2017-07-28 | 2019-02-21 | 富士通株式会社 | 記憶装置及び記憶装置の制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197535A (ja) * | 1982-05-13 | 1983-11-17 | Mitsubishi Electric Corp | デ−タ転送回路 |
| JPS5970239U (ja) * | 1982-10-28 | 1984-05-12 | 日本電気ホームエレクトロニクス株式会社 | 電源投入時の誤動作防止回路 |
-
1992
- 1992-09-29 JP JP4259460A patent/JP2748795B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197535A (ja) * | 1982-05-13 | 1983-11-17 | Mitsubishi Electric Corp | デ−タ転送回路 |
| JPS5970239U (ja) * | 1982-10-28 | 1984-05-12 | 日本電気ホームエレクトロニクス株式会社 | 電源投入時の誤動作防止回路 |
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|---|---|---|---|---|
| EP0915566A3 (en) * | 1997-11-10 | 2000-12-06 | Nec Corporation | Reset circuit for flipflop |
| KR19990056144A (ko) * | 1997-12-29 | 1999-07-15 | 윤종용 | 키폰시스템에서 리셋신호의 타이밍 지연회로 |
| JP2019028695A (ja) * | 2017-07-28 | 2019-02-21 | 富士通株式会社 | 記憶装置及び記憶装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2748795B2 (ja) | 1998-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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