JPH02226936A

JPH02226936A - デイジタル信号入出力回路

Info

Publication number: JPH02226936A
Application number: JP1047788A
Authority: JP
Inventors: Mitsumasa Saito; 光正斉藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-02-28
Filing date: 1989-02-28
Publication date: 1990-09-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ産業上の利用分野本発明はディジタル信号入出力回路に関し、例えば集積
回路化されたディジタル信号処理回路等に適用して好適
なものである。

Ｂ発明の概要本発明は、ディジタル信号入出力回路において、データ
間に介挿されたラッチデータを基準にして、データを取
り込むことにより、簡易な構成で、確実にデータを取り
込むことができる。

Ｃ従来の技術従来、この種のディジタル信号処理回路においては、ラ
ッチ信号を基準にしてデータを取り込むようになされて
いる。

すなわち第３図に示すように、出力回路１から入力回路
２に、４ビツトのデータｄ０〜ｄ、を伝送する場合にお
いては、当該伝送用のパスラインＢＳのほかに、う゛ン
チ信号ＳＩＩ伝送用の信号ラインＬｍを設ける。

第４図に示すように、パスラインＢＳにおいては、クロ
ック信号に同期して論理レベルが変化するデータｄ０〜
ｄ、が出力されるのに対しく第４図（Ａ１）、（Ａ２）
、（Ａ３）及び（Ａ４））、信号ラインＬえにおいては
、データｄ０〜ｄ、に同期したラッチ信号Ｓ８が出力さ
れ（第４図（Ｂ））、これによりラッチ信号Ｓｌが立ち
上がるタイミングで、パスラインＢＳのデータをラッチ
して、確実にデータｄ０〜ｄ３を取り込むようになされ
ている。

Ｄ発明が解決しようとする問題点ところが、ラッチ信号Ｓ１を基準にしてデータｄ０〜ｄ
３を伝送する場合、パスラインＢＳのほかに、ラッチ信
号Ｓ、伝送用の信号ラインＬ、が必要になり、その分デ
ィジタル信号処理回路全体の構成が複雑になる問題があ
る。

さらに入出力回路をそれぞれ集積回路化した際には、集
積回路の端子数がその分増加し、全体の構成が複雑にな
る問題がある。

本発明は以上の点を考慮してなされたもので、簡易な構
成で確実にデータを取り込むことができるディジタル信
号入出力回路を提案しようとするものである。

巳問題点を解決するための手段かかる問題点を解決するため本発明においては、伝送す
るデー７６．〜４３間に、データｄ０〜ｄ、として使用
されない配列のラッチデータ（「１１１１」）を介挿し
て、データｄ０〜ｄ、を順次出力する出力回路１３と、
ラッチデータ（「１１１１Ｊ　）を基準にして、出力さ
れたデータｄ０〜ｄ、を順次取り込む入力回路１１とを
備えるようにする。

Ｆ作用データ４．〜４１間に介挿されたラッチデータ（ｒｌｌ
ｌｌｊ）を基準にして、データｄ０〜ｄ、を取り込むよ
うにすれば、ラッチ信号を伝送しなくても確実にデータ
ｄ、〜ｄ３を取り込むことができる。

Ｇ実施例以下図面について、本発明の一実施例を詳述する。

第１図において、１０は全体としてディジタル信号入出
力回路を示し、集積回路構成のコントローラでなる入力
回路１１に、同様に集積回路化された出力回路１３から
データｄ０〜ｄ、を伝送する。

第２図に示すように出力回路１２は、マイクロコンピュ
ータ回路で構成され、伝送するデータｄ０〜ｄ、と、当
畠亥データｄ０〜ｄ、に割り当てられていない値ｒｌ　
１１１．のデータ（以下ラッチデータと呼ぶ）とを、１
クロック周期で切り換えて送出することにより、伝送す
るデータ６０〜４１間にラッチデータを介挿するように
なされている（第２図（Ａ１）、（Ａ２）、（Ａ３）及
び（Ａ４））。

これに対して入力回路１１においては、パスラインＢＳ
をアンド回路１５に接続するようになされ、これにより
パスラインＢＳに値”１１１１゜のラッチデータが出力
されると、アンド回路１５の出力信号が立ち上がるよう
になされている。

かくしてこの実施例においては、当該アンド回路ヱ５の
出力信号を用いてラッチ回路１７を駆動することにより
、当該出力信号をラッチ信号８つとじて利用し、続（デ
ー゛りｄ０〜ｄ、を取り込むようになされている。

すなわちパスラインＢＳに値ｒｌｌｌｌ」のラッチデー
タが出力された後、続いてデータｄ０〜ｄ、が出力され
ると、データｄ０〜ｄ３の何れかが論理「０」に立ち下
がることにより、ラッチ信号Ｓｌの信号レベルが立ち下
がる。

従って当該ラッチ信号Ｓ１の信号レベルが立ち下がる時
点ｔ＋　％　Ｌｚ、Ｌｓ　　（第２図（Ｂ））を基準に
して、データｄ０〜ｄ、をラッチするようにすれば、出
力回路１３及び入力回路１１間でラッチ信号を伝送しな
くても、確実にデータｄ０〜ｄ３を取り込むことができ
る。

従ってその分会体の構成を簡略化して、確実にデータｄ
、〜ｄ３を取り込むことができる。

さらにこのように構成すれば、データｄ０〜ｄ、の周期
を出力回路１３のクロックと無関係に出力することもで
きる。

以上の構成によれば、値ｒｌｌｌｌ」のラッチデータを
基準にしてデータｄ０〜ｄ、をラッチすることにより、
出力回路１３及び入力回路１１間でラッチ信号を伝送し
なくても、確実にデータｄ０〜ｄ３を取り込むことがで
き、その分会体の構成を簡略化することができる。

なお上述の実施例においては、４ビツトのデータｄ０〜
ｄ、を伝送する場合について述べたが、本発明はこれに
限らず、８ビツトのデータを伝送する場合等種々のビッ
ト量のデータを伝送する場合に広く通用することができ
る。

さらに上述の実施例においては、値「１１１１」のラッ
チデータを基準にしてデータｄ０〜ｄ３をラッチする場
合について述べたが、本発明はこれに限らず、例えば値
「０ＯＯＯＪのデータが伝送するデータｄ０〜ｄ、に割
り当てられていない場合は、当該値ｒｏｏｏｏ、のデー
タを伝送するデータ間に介挿し、当該データを基準にし
てデータｄ、〜ｄ、をラッチするようにしてもよい。

さらに値ｒｔ　ｉ　１１Ｊ又は値「０ＯＯＯ」のデータ
をラッチデータに割り当てる場合に限らず、要は伝送す
るデータに割り当てられていないデータであれば、種々
のデータをラッチデータに割り当てることができる。

さらに上述の実施例においては、パラレルデータを伝送
する場合について述べたが、本発明はこれに限らず、複
数のシリアルデータを伝送する場合に広く適用すること
ができる。

この場合ラッチ信号だけでなくクロック信号の伝送も省
略し得、その分会体の構成を簡略化することができる。

さらに上述の実施例においては、集積回路化された入力
回路及び出力回路間でデータを伝送する場合について述
べたが、本発明はこれに限らず、例えばプリンタとマイ
クロコンピュータ間でデータを伝送する場合等種々のデ
ィジタル信号入出力回路に広く適用することができる。

Ｈ発明の効果上述のように本発明によれば、データ間に介挿したラッ
チデータを基準にしてデータを取り込むことにより、ラ
ッチ信号を伝送しなくても、データを確実に取り込むこ
とができ、かくして全体として簡易な構成のディジタル
信号入出力回路を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるディジタル信号入出力
回路を示すブロック図、第２図はその動作の説明に供す
る信号波形図、第３図は従来のディジタル信号入出力回
路を示すブロック図、第４図はその動作の説明に供する
信号波形図である。１．１３・・・・・・出力回路、２．１１・・・・・・
入力回路、ｌＯ・・・・・・ディジタル信号入出力回路
、１５・・・・・・アンド回路、１７・・・・・・ラッ
チ回路。ディジタル信号入出力０路某　ｌ　図／ｌ入力回給

Claims

【特許請求の範囲】伝送するデータ間に、上記データとして使用されない配
列のラッチデータを介挿して、上記データを順次出力す
る出力回路と、上記ラッチデータを基準にして、上記出力されたデータ
を順次取り込む入力回路とを具えることを特徴とするディジタル信号入出力回路。