JPH0831023B2 - ディジタル回路 - Google Patents
ディジタル回路Info
- Publication number
- JPH0831023B2 JPH0831023B2 JP33563689A JP33563689A JPH0831023B2 JP H0831023 B2 JPH0831023 B2 JP H0831023B2 JP 33563689 A JP33563689 A JP 33563689A JP 33563689 A JP33563689 A JP 33563689A JP H0831023 B2 JPH0831023 B2 JP H0831023B2
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- JP
- Japan
- Prior art keywords
- input
- shift
- signal
- serial
- parallel
- Prior art date
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- Expired - Lifetime
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、MSB（most significant bit）ファースト
のシリアルデータを、LSB（least significant bit）フ
ァーストのシリアルデータに、もしくはLSBファースト
をMSBファースト変換するディジタル回路に関する。
のシリアルデータを、LSB（least significant bit）フ
ァーストのシリアルデータに、もしくはLSBファースト
をMSBファースト変換するディジタル回路に関する。
従来の技術 ３線式バス伝送のシリアルデータのMSBファーストをL
SBファーストに変換する方法としては、シリアルデータ
をシリアルインパラレルアウトシフトレジスタにシフト
クロックのタイミングで格納しその出力をラッチまたは
Ｄ−FF（Ｄタイプフィリップフロップ）でCH1,CH2識別
信号とシフトクロックを入力とするシフトパルス発生の
二つの出力でラッチし、ラッチまたはＤ−FFの出力をパ
ラレルインシリアルアウトシフトレジスタにMSBとLSBを
入れ換えて入力しCH1,CH2識別信号の次のエッジのタイ
ミングで読みだしていた。
SBファーストに変換する方法としては、シリアルデータ
をシリアルインパラレルアウトシフトレジスタにシフト
クロックのタイミングで格納しその出力をラッチまたは
Ｄ−FF（Ｄタイプフィリップフロップ）でCH1,CH2識別
信号とシフトクロックを入力とするシフトパルス発生の
二つの出力でラッチし、ラッチまたはＤ−FFの出力をパ
ラレルインシリアルアウトシフトレジスタにMSBとLSBを
入れ換えて入力しCH1,CH2識別信号の次のエッジのタイ
ミングで読みだしていた。
以下図面を参照しながら、上述した従来例について説
明する。第２図は、従来例のブロック図線であり、第３
図ａに示すような３線式バスデータ伝送データが入力さ
れているとする。
明する。第２図は、従来例のブロック図線であり、第３
図ａに示すような３線式バスデータ伝送データが入力さ
れているとする。
第２図に示すように、３線式バスデータ伝送信号１は
ch1/ch2の識別信号２とシフトクロック３とデータ４か
ら成っている。
ch1/ch2の識別信号２とシフトクロック３とデータ４か
ら成っている。
まず、シフトクロック３とデータ４がシフトレジスタ
ー（si−pa）（シリアル−パラレル変換を意味する。以
降si−paと記す）９に入力されデータ４がシリアルから
パラレルに変換され、ラッチ17,19またはＤ−FFにMSBと
LSBまたはLSBとMSBを入れ換えて入力する。つぎにラッ
チ17,19またはＤ−FFのラッチ用パルスとしてラッチパ
ルス発生21よりラッチ17,19の各々にch1/ch2の識別信号
２のhi−lowまたはlow−hiのエッジタイミングに同期し
たタイミングパルスが発生されデータを取り込む。取り
込まれたデータをシフトレジスター（pa−si）（パラレ
ル−シリアル変換を意味する。以降pa−siと記す）18,1
9に入力し、シフトパルス発生８の各々のパルスにより
出力信号15,16がえられる。
ー（si−pa）（シリアル−パラレル変換を意味する。以
降si−paと記す）９に入力されデータ４がシリアルから
パラレルに変換され、ラッチ17,19またはＤ−FFにMSBと
LSBまたはLSBとMSBを入れ換えて入力する。つぎにラッ
チ17,19またはＤ−FFのラッチ用パルスとしてラッチパ
ルス発生21よりラッチ17,19の各々にch1/ch2の識別信号
２のhi−lowまたはlow−hiのエッジタイミングに同期し
たタイミングパルスが発生されデータを取り込む。取り
込まれたデータをシフトレジスター（pa−si）（パラレ
ル−シリアル変換を意味する。以降pa−siと記す）18,1
9に入力し、シフトパルス発生８の各々のパルスにより
出力信号15,16がえられる。
発明が解決しようとする課題 しかしながら、最近のディジタル回路はLSI化が進ん
でおり、内部ゲートダクションが必須である。なぜなら
ばゲート数がコストに比例するためである。よって従来
技術のような回路構成ではゲート数の増加を招きコスト
アップとなると言う問題点があった。
でおり、内部ゲートダクションが必須である。なぜなら
ばゲート数がコストに比例するためである。よって従来
技術のような回路構成ではゲート数の増加を招きコスト
アップとなると言う問題点があった。
本発明は、上記問題点に留意し、安価なMSB→LSBもし
くはLSB→MSB変換を行うディジタル回路を提供すること
を目的とする。
くはLSB→MSB変換を行うディジタル回路を提供すること
を目的とする。
課題を解決するための手段 本発明は前記課題を解決するため、MSBファーストシ
リアルデータをLSBファーストシリアルデータに変換す
る（もしくはLSBファーストシリアルデータをMSBファー
ストシリアルデータに変換）ところのCH1,CH2の識別信
号とシフトクロックを第一のアンド回路でアンドをと
り、一方CH1,CH2の識別信号の反転とシフトクロックを
第二のアンド回路でアンドをとり、各々のアンド出力を
第一，第二のシリアルインパラレルアウトシフトレジス
タのクロック入力に接続し、各々シフトレジスタのデー
タ入力に３線式バスデータ伝送のデータを接続し各々の
シリアルインパラレルアウトシフトレジスタのパラレル
アウト出力のMSBとLSBを入れ換えて、第一，第二のパラ
レルインシリアルアウトシフトレジスタの入力に入力し
第一のパラレルインシリアルアウトシフトレジスタのク
ロック入力には第二のアンド回路出力を入力し、第二の
パラレルインシリアルアウトシフトレジスタのクロック
入力には第一のアンド回路出力を入力し、CH1,CH2の識
別信号とシフトクロックを入力とするシフトパルス発生
の２出力で上記の各々のパラレルインシリアルアウトシ
フトレジスタをスタートさせ、ディジタル回路のゲート
リダクションを行うようにしたものである。
リアルデータをLSBファーストシリアルデータに変換す
る（もしくはLSBファーストシリアルデータをMSBファー
ストシリアルデータに変換）ところのCH1,CH2の識別信
号とシフトクロックを第一のアンド回路でアンドをと
り、一方CH1,CH2の識別信号の反転とシフトクロックを
第二のアンド回路でアンドをとり、各々のアンド出力を
第一，第二のシリアルインパラレルアウトシフトレジス
タのクロック入力に接続し、各々シフトレジスタのデー
タ入力に３線式バスデータ伝送のデータを接続し各々の
シリアルインパラレルアウトシフトレジスタのパラレル
アウト出力のMSBとLSBを入れ換えて、第一，第二のパラ
レルインシリアルアウトシフトレジスタの入力に入力し
第一のパラレルインシリアルアウトシフトレジスタのク
ロック入力には第二のアンド回路出力を入力し、第二の
パラレルインシリアルアウトシフトレジスタのクロック
入力には第一のアンド回路出力を入力し、CH1,CH2の識
別信号とシフトクロックを入力とするシフトパルス発生
の２出力で上記の各々のパラレルインシリアルアウトシ
フトレジスタをスタートさせ、ディジタル回路のゲート
リダクションを行うようにしたものである。
作用 本発明は上記した構成により、バースト状クロックに
よりシリアルインパラレルアウトシフトレジスタは、ク
ロックが存在するときのみデータをシフトし、クロック
が存在しないときはシフトしたデータを保持することと
なり、ラッチ作用が行われ、よってシリアルデータがパ
ラレルデータに変換されパラレルデータでMSB→LSB、LS
B→MSB変換が可能となる。
よりシリアルインパラレルアウトシフトレジスタは、ク
ロックが存在するときのみデータをシフトし、クロック
が存在しないときはシフトしたデータを保持することと
なり、ラッチ作用が行われ、よってシリアルデータがパ
ラレルデータに変換されパラレルデータでMSB→LSB、LS
B→MSB変換が可能となる。
実施例 以下本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の実施例におけるブロック線図を示す
ものである。第１図において、３線式バスデータ伝送信
号１はch1/ch2識別信号２とシフトクロック３とデータ
４から成り、インバーター５、アンド回路6,7、シフト
レジスター（si−pa）9,11、シフトレジスター（pa−s
i）10,12、シフトパルス発生８回路から構成された装置
に入力され、前記シフトパルス発生８より、シフトレジ
スター（pa−si）10,12のためのシフトスタート用パル
スを発生させ、MSB−LSB、またはLSB−MSB変換された出
力データ15,16を出力する。
ものである。第１図において、３線式バスデータ伝送信
号１はch1/ch2識別信号２とシフトクロック３とデータ
４から成り、インバーター５、アンド回路6,7、シフト
レジスター（si−pa）9,11、シフトレジスター（pa−s
i）10,12、シフトパルス発生８回路から構成された装置
に入力され、前記シフトパルス発生８より、シフトレジ
スター（pa−si）10,12のためのシフトスタート用パル
スを発生させ、MSB−LSB、またはLSB−MSB変換された出
力データ15,16を出力する。
まず、ch1/ch2識別信号３がインバータ５に入力さ
れ、ch1/ch2識別信号２が反転されアンド７の一方の入
力端子に入力され、ch1/ch2識別信号２がアンド６の一
方の入力端子に入力される。つぎにシフトクロック３が
アンド6,7の他方の入力端子に入力されて、ch1,ch2のデ
ータ部分のみクロックが存在する（バースト状クロック
となる）。このクロックを各々シフトレジスター9,11の
シフトクロックとして入力し、データ４をシフトレジス
ター9,10のシリアルデータ入力に入力する。アンド6,7
の出力のバースト状クロックのタイミングを第４図に示
す。このときシフトレジスター（si−pa）9,11の出力
は、バースト状クロックがlowレベルのときシフトされ
てきたデータを保持する。
れ、ch1/ch2識別信号２が反転されアンド７の一方の入
力端子に入力され、ch1/ch2識別信号２がアンド６の一
方の入力端子に入力される。つぎにシフトクロック３が
アンド6,7の他方の入力端子に入力されて、ch1,ch2のデ
ータ部分のみクロックが存在する（バースト状クロック
となる）。このクロックを各々シフトレジスター9,11の
シフトクロックとして入力し、データ４をシフトレジス
ター9,10のシリアルデータ入力に入力する。アンド6,7
の出力のバースト状クロックのタイミングを第４図に示
す。このときシフトレジスター（si−pa）9,11の出力
は、バースト状クロックがlowレベルのときシフトされ
てきたデータを保持する。
シフトレジスター（si−pa）9,11の出力がシフトレジ
スター（pa−si）10,12に入力され、シフトパルス発生
８のシフトスタートパルス13,14のタイミングでシリア
ルデータとしてシフトレジスター（pa−si）10,12の出
力15,16としてえられる。このときシフトレジスタ（si
−pa）９からシフトレジスタ（pa−si）10,シフトレジ
スタ（si−pa）11からシフトレジスタ（pa−si）12への
パラレルデータのMSB−LSB,LSB−MSB各々の順番を入れ
換えておけば、データ４のMSBファーストがLSBファース
トにLSBファーストがMSBファーストに変換できる。
スター（pa−si）10,12に入力され、シフトパルス発生
８のシフトスタートパルス13,14のタイミングでシリア
ルデータとしてシフトレジスター（pa−si）10,12の出
力15,16としてえられる。このときシフトレジスタ（si
−pa）９からシフトレジスタ（pa−si）10,シフトレジ
スタ（si−pa）11からシフトレジスタ（pa−si）12への
パラレルデータのMSB−LSB,LSB−MSB各々の順番を入れ
換えておけば、データ４のMSBファーストがLSBファース
トにLSBファーストがMSBファーストに変換できる。
発明の効果 以上の実施例の説明より明らかなように、本発明はバ
ースト状クロックを用いることにより、使用ゲート数を
減らすことが可能となり、LSI化する場合にもゲート数
削減が図れ、コストダウンの効果があり、その実用的な
効果は大なるものがある。
ースト状クロックを用いることにより、使用ゲート数を
減らすことが可能となり、LSI化する場合にもゲート数
削減が図れ、コストダウンの効果があり、その実用的な
効果は大なるものがある。
第１図は本発明の実施例のディジタル回路ブロック線
図、第２図は従来例のブロック線図、第３図及び第４図
はその動作説明のためのタイミング図である。 １……３線式バスデータ伝送信号、２……ch1/ch2識別
信号、３……シフトクロック、４……データ、５……イ
ンバータ、6,7……アンド、８……シフトパルス発生、
9,11……シフトレジスター（si−pa）、10,12,18,20…
…シフトレジスター（pa−si）、13,14……シフトレジ
スター（pa−si）用スタートパルス、15,16……変換出
力。
図、第２図は従来例のブロック線図、第３図及び第４図
はその動作説明のためのタイミング図である。 １……３線式バスデータ伝送信号、２……ch1/ch2識別
信号、３……シフトクロック、４……データ、５……イ
ンバータ、6,7……アンド、８……シフトパルス発生、
9,11……シフトレジスター（si−pa）、10,12,18,20…
…シフトレジスター（pa−si）、13,14……シフトレジ
スター（pa−si）用スタートパルス、15,16……変換出
力。
Claims (1)
- 【請求項１】チャンネル1,チャンネル２識別信号Ａとシ
フトクロック信号Ｂとデータ信号Ｃの３信号による３線
式バスデータ伝送信号入力端子を有し、前記信号Ａと前
記信号Ｂを第１のアンド回路でアンドをとり、前記信号
Ａの反転と前記信号Ｂを第２のアンド回路でアンドをと
り、各々の前記各々のアンド出力を第1,第２のシリアル
インパラレルアウトレジスタのクロック入力に接続し、 各々の前記シフトレジスタのデータ入力に前記信号Ｃを
入力し、前記シフトレジスタのパラレルアウト出力のMS
BとLSBを入れ換えて、第1,第２のパラレルインシリアル
アウトシフトレジスタの入力に入力し、前記第１のパラ
レルインシリアルアウトシフトレジスタのクロック入力
に前記シフトクロック信号Ｂを入力し、第２のパラレル
インシリアルアウトシフトレジスタのクロック入力に前
記シフトクロック信号Ｂを入力し、前記信号Ａと前記信
号Ｂを入力とするシフトパルス発生回路の２出力で前記
の各々のパラレルインシリアルアウトシフトレジスタの
スタートとするディジタル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33563689A JPH0831023B2 (ja) | 1989-12-25 | 1989-12-25 | ディジタル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33563689A JPH0831023B2 (ja) | 1989-12-25 | 1989-12-25 | ディジタル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03196218A JPH03196218A (ja) | 1991-08-27 |
| JPH0831023B2 true JPH0831023B2 (ja) | 1996-03-27 |
Family
ID=18290815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33563689A Expired - Lifetime JPH0831023B2 (ja) | 1989-12-25 | 1989-12-25 | ディジタル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831023B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3382323B2 (ja) * | 1993-10-15 | 2003-03-04 | キヤノン株式会社 | ビデオカメラ |
-
1989
- 1989-12-25 JP JP33563689A patent/JPH0831023B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03196218A (ja) | 1991-08-27 |
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