JPH06110787A - 半導体記憶装置およびその記憶制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 セットアソシアティブ方式のキャッシュコン
トローラメモリにおいて、効果的なパージ／フリーズ制
御が実行される半導体記憶装置を得る。 【構成】 パージ／フリーズ命令および指定する優先順
位がレジスタ４に書込まれると、パージ・フリーズ制御
部５はＬＲＵメモリ優先順位情報更新制御部６を制御す
ることにより、ＬＲＵメモリ３内の優先順位情報を操作
し、最適なパージ・フリーズ状態を設定する。パージ処
理の場合、パージ・フリーズ制御部５はタグメモリ１内
にあるバリッドビットを操作しタグアドレスに対応する
データを無効にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、キャッシュメモリや
タグメモリおよびそれらの制御部を同一半導体集積回路
装置内に搭載したキャッシュコントローラメモリと呼ば
れる半導体記憶装置およびその記憶制御方法に関するも
のであり、特にセット・アソシアティブ方式を採用した
キャッシュコントローラメモリとその記憶データの制御
方式の改良を図ったものに関する。

【０００２】

【従来の技術】コンピュータ本体に装備するメモリ・シ
ステムは低コスト，高性能，大容量の３つの要求を同時
に満足する必要があるが、アクセスタイムが短い高性能
のメモリはコストが高く、逆に低コストで大容量を装備
できるメモリはアクセスタイムが長い。このため、１種
類のメモリで上記の３つの要求を満たすことは困難であ
り、複数種類のメモリを組合せることによって、最適な
メモリシステムを構築する、メモリ・ハイアラーキ（記
憶階層）方式が以前から行なわれている。

【０００３】即ち、アクセス頻度の高いデータや近い将
来アクセスされる可能性の大きいデータほどメモリ・ハ
イアラーキの内側に置き、逆に、あまりアクセスされな
いデータは外側のレベルに置く。これにより、メモリ・
システム全体として、高性能化，低コスト化，大容量化
という相反する要求を同時に満たすことができる。

【０００４】このようなメモリ・ハイアラーキのなか
で、キャッシュメモリはＣＰＵと主メモリの間に置か
れ、実効的に高速かつ中容量の主メモリがあるかのよう
に動作するものであり、これにより、上述のような相反
する要求を満足しつつ、主メモリの高速化を事実上達成
することができる。

【０００５】ところで、近年の半導体集積回路技術の進
歩により３２ビットＣＰＵが１チップ化されて、そのキ
ャッシュメモリもＣＰＵチップに内蔵されるようになっ
た。また、キャッシュメモリとそのタグメモリおよびそ
れらの制御部を同一半導体装置内に搭載したものも出現
している。このようなキャッシュメモリとタグメモリお
よびその制御部を同一チップ内に搭載した半導体記憶装
置を上述のようにキャッシュコントローラメモリと呼ん
でいる。

【０００６】図６はこのような、キャッシュメモリやタ
グメモリおよびそれらの制御部を同一半導体集積回路装
置内に搭載したキャッシュコントローラメモリと呼ばれ
る半導体記憶装置の従来のシステム構成を示すブロック
ダイアグラムである。図において、１はキャッシュデー
タのキャッシュメモリにおける記憶アドレスをそのデー
タとして記憶するタグメモリであり、本来のタグアドレ
スのメモリの他バリッドビットが追加されている。な
お、バリッドビットとは、現在記憶しているタグアドレ
スが有効か無効かを示すビットである。２はキャッシュ
データを記憶するデータメモリであり、ＳＲＡＭ等の高
速アクセスが可能な半導体メモリで構成されている。な
お、このデータメモリ２やタグメモリ１中の破線で囲ん
だ部分は２５６エントリのなかの１つのエントリを示す
ものである。１４はＣＰＵの指示によりデータメモリ２
に記憶されたデータを無効化（パージ）するか書換え禁
止（フリーズ）にするかを設定するためのパージ・フリ
ーズレジスタ、１５はこのパージ・フリーズレジスタ１
４に設定されたデータを用いて、ＬＲＵ（Least Recent
ly Used ）アルゴリズムに基づきタグメモリ１のバリッ
ドビットの書換えを行なうＬＲＵパージ・フリーズ制御
部、１６はこのＬＲＵパージ・フリーズ制御部１５の制
御により、ＬＲＵメモリ３に記憶された優先順位情報の
書換えを行なうＬＲＵメモリ優先順位情報更新制御部、
３は優先順位情報を記憶するＬＲＵメモリ、７は外部の
ＣＰＵやＤＭＡコントローラから与えられるアドレスと
このアドレスによりタグメモリ１から読出されたアドレ
スデータとを比較し、キャッシュヒットか否かを判定す
るアドレスコンパレータ、１８はこのアドレスコンパレ
ータ７の比較結果や外部からのタイミング制御用のリー
ドイネーブル信号等に応じて、キャッシュメモリ２やセ
レクタ１９の入出力を制御する制御回路、１９は制御部
１８の制御に応じて外部からのデータをキャッシュメモ
リ２のどのウエイに入力するかを切り換えるセレクタで
ある。

【０００７】次に動作について説明する。ＣＰＵ，ＤＭ
Ａコントローラ等により外部から与えられたアドレスは
タグメモリ１に与えられて、ここでデータメモリ２のア
ドレスに変換されるとともに、アドレスコンパレータ７
に入力される。また、各データの優先順位情報はＬＲＵ
メモリ３に記憶される。アドレスコンパレータ７はこの
外部から入力されたアドレスとデータメモリ２のアドレ
スとを比較し、キャッシュヒットかミスヒットかを判定
する。キャッシュヒットであればデータメモリ２のデー
タを外部のＣＰＵに出力し、ミスヒットであれば、主記
憶の内容をデータメモリ２に読込む。

【０００８】また、ＣＰＵからのパージ・フリーズ命令
はパージ・フリーズレジスタ４に書き込まれる。ＬＲＵ
パージ・フリーズ制御部１５は、この情報に従って、Ｌ
ＲＵメモリ優先順位情報更新制御部１６を制御すること
により、ＬＲＵメモリ３内の優先順位情報を操作し、自
動的にパージ・フリーズ状態を設定する。またパージ処
理の場合は、同時にＬＲＵパージ・フリーズ制御部１５
はタグメモリ１内にあるバリッドビットを操作し、タグ
アドレスに対応するデータを無効にする。

【０００９】図５に、この従来のキャッシュコンローラ
メモリのパージ／フリーズ機能の概要を示す。パージと
は上述のように、キャッシュメモリに保持されたデータ
を無効にすることであり、また、フリーズとは上述のよ
うにキャッシュメモリに保持されたデータを書換え禁止
にすることである。

【００１０】一例として、このキャッシュコントローラ
メモリは、３ウェイ・セットアソシアティブ方式で構成
され、そのデータのリプレイスアルゴリズムとして、最
も長く使用されなかったデータを置き換えの対象とする
ＬＲＵ（Least Reacently Used) アルゴリズムを採用し
ているものとし、主記憶とキャッシュの更新は、書き込
み動作をキャッシュ・メモリに対してのみ行なうコピー
・バック方式を採用し、かつキャッシュデータは、既に
データメモリのウェイＷＡＹ−Ａ，ＷＡＹ−Ｂ，ＷＡＹ
−Ｃにそれぞれ取り込まれているものとする。また、各
ウェイの使用度の優先順位がリプレイス情報としてＬＲ
Ｕメモリ３に記憶される。

【００１１】この図５において、ＬＲＵメモリ３に記憶
された優先順位情報は図中の１番上のエントリ３ａで
は、ウェイＣからＢ，Ａの順で優先順位が高くなるよう
に記憶されている。従って、このＬＲＵメモリ３のエン
トリに対応するデータメモリ２のウェイＡ，Ｂ，Ｃのウ
ェイのエントリ２Ａａ，２Ｂａ，２Ｃａでは優先順位が
それぞれ優先順位１，優先順位２，優先順位３となって
いる。

【００１２】ところで、この従来方式においては、デー
タのパージ／フリーズはハードウェアのウェイ単位での
み制御されており、図５の例ではウェイＷＡＹ−Ａのみ
がパージの対象となっている。

【００１３】

【発明が解決しようとする課題】セットアソシアティブ
方式で構成された従来のキャッシュシステムでは、一般
的にデータメモリがウェイ単位で命令キャッシュ，デー
タキャッシュに割付けることができるため、データ領
域，命令領域単位でパージ／フリーズを制御することが
できる。しかし、この従来の記憶制御方式では、ユーザ
はエントリ毎の各ウェイの優先順位を把握できないた
め、パージ／フリーズに最適なウェイを外部から指定す
ることは不可能であるという問題点があった。

【００１４】例えば、ある演算処理のユーザプログラム
でデータ処理をする場合、シーケンスＳ１でデータ群Ｄ
１を処理し、シーケンスＳ２でデータ群Ｄ２を処理す
る。このプログラム中のシーケンスＳ１，Ｓ２で共通の
データ群Ｄ３を使用するような場合、従来の制御方式で
は頻繁に参照されるデータ群Ｄ３のようなデータのみを
フリーズすることは不可能であった。また、データ領域
を全てパージしてしまうと優先順位の高いデータ群Ｄ３
まで無効データとなってしまう。このように従来の記憶
制御方式では高度な最適制御は行われていなかった。

【００１５】本発明は、上記のような従来のものの問題
点に鑑みてなされたもので、キャッシュコントローラ内
部に記憶されているリプレイス情報に着目し、この情報
をもとに自動的に各ウェイの優先順位を考慮し、従来方
式以上に効果的なパージ／フリーズ制御を実行できる半
導体記憶装置およびその記憶制御方法を提供することを
目的とする。

【００１６】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、タグアドレスを記憶する手段と、タグアドレ
スに対応するデータを記憶する手段と、前記タグアドレ
ス記憶手段によって保持されているアドレスと新たに入
力されたアドレスを比較する手段と、このアドレス比較
手段によって検出された比較判定信号にもとづき、本半
導体記憶装置の次の動作を制御する手段と、前記タグア
ドレスおよび当該タグアドレスに対応するデータが使用
された順序に応じて優先順位を各ウェイに与える手段
と、この優先順位を記憶する手段と、前記優先順位記憶
手段が記憶する優先順位情報に基づいて記憶データのリ
プレイスを制御する手段と、優先順位にもとづいて前記
記憶データリプレイス制御手段，および前記タグアドレ
ス記憶手段を制御する手段とを備え、そのマッピング方
式としてセット・アソシアティブ方式を採用した半導体
記憶装置において、外部からの命令によって前記記憶デ
ータに与えられた優先順位情報に従って記憶データを制
御し、各エントリ毎にウェイ単位で最適な前記記憶デー
タを自動的に選択し、パージまたはフリーズに設定する
機能を設けたものである。

【００１７】また、この発明に係る半導体記憶装置の記
憶制御方法は、タグアドレスを記憶するタグアドレス記
憶手段と、このタグアドレスに対応するデータを記憶す
るデータ記憶手段と、前記タグアドレス記憶手段によっ
て保持されているアドレスと、新たにアドレス入力端子
より入力されたアドレスとを比較するアドレス比較手段
と、このアドレス比較手段によって検出された比較判定
信号に応じて、本半導体記憶装置の次の動作を制御する
制御手段と、該制御手段の制御のもとに、前記タグアド
レスおよび当該タグアドレスに対応するデータが過去に
使用された履歴に応じて優先順位を各ウェイに与える優
先順位変更手段と、前記優先順位を記憶する優先順位記
憶手段と、該優先順位記憶手段が記憶する優先順位情報
に基づいて、新しい記憶データをどのウェイに書き込む
かを制御する記憶データ・リプレイス制御手段と、優先
順位情報に基づいて前記記憶データ・リプレイス制御手
段及び前記タグアドレスの有効／無効を制御する無効制
御手段とを備え、そのマッピング方式としてセット・ア
ソシアティブ方式を採用した半導体記憶装置において、
外部から記憶データを無効または書き換え禁止に設定す
る際に、記憶データに与えられた優先順位情報を利用し
て最適なウェイを各エントリ毎に自動的に選択するよう
にしたものである。

【００１８】

【作用】この発明における半導体記憶装置においては、
キャッシュコントローラメモリにおいて、外部より任意
の優先順位を指定することにより、キャッシュコントロ
ーラメモリ内部に持つエントリ毎のウェイ単位で与えら
れた優先順位情報に従って自動的に最適なデータを各エ
ントリ毎にウェイ単位でパージまたはフリーズするの
で、図４に示すように、この優先順位を考慮して最適な
ウェイが自動的に選択されるように制御する。

【００１９】また、この発明における半導体記憶装置の
記憶制御方法においては、外部から記憶データを無効ま
たは書き換え禁止に設定する際に、記憶データに与えら
れた優先順位情報を利用して最適なウェイを各エントリ
毎に自動的に選択するので、優先順位を考慮して最適な
ウェイが自動的に選択される。

【００２０】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１にこの発明の一実施例によるキャッシュコン
トローラメモリのブロック図を示す。図において、１は
キャッシュデータのキャッシュメモリにおける記憶アド
レスをそのデータとして記憶するタグメモリ（アドレス
記憶手段）であり、本来のタグデータの他にバリッドビ
ットが追加されている。２はキャッシュデータを記憶す
るデータメモリ（データ記憶手段）であり、高速アクセ
スが可能なＳＲＡＭ等の半導体メモリで構成されてい
る。４はＣＰＵの指示によりデータメモリ２に記憶され
たデータを無効化（パージ）するか書換え禁止（フリー
ズ）にするかを設定するとともに、ＣＰＵが指定する優
先順位を設定するためのパージ・フリーズレジスタ、５
はこのパージ・フリーズレジスタ４に設定されたデータ
を用いて、ＬＲＵ（Least Recently Used ）アルゴリズ
ムに基づきタグメモリ１のバリッドビットの書換えを行
なうＬＲＵパージ・フリーズ制御部（無効制御手段）、
６はこのＬＲＵパージ・フリーズ制御部５の制御によ
り、ＬＲＵメモリ３に記憶された優先順位情報の書換え
を行なうＬＲＵメモリ優先順位情報更新制御部（優先順
位変更手段）、３は優先順位情報を記憶するＬＲＵメモ
リ（優先順位記憶手段）、７はＣＰＵやＤＭＡコントロ
ーラから与えられるアドレスとこのアドレスによりタグ
メモリ１から読出されたアドレスデータとを比較し、キ
ャッシュヒットか否かを判定するアドレスコンパレータ
（アドレス比較手段）、８はこのアドレスコンパレータ
７の比較結果やＬＲＵメモリ３から出力された優先順位
情報、さらには外部からのタイミング制御用のリードイ
ネーブル信号等に応じて、キャッシュメモリ２やセレク
タ９の入出力を制御する制御回路（制御手段）、９は外
部からのデータをキャッシュメモリ２のどのウェイに入
力するかを切り換えるセレクタである。

【００２１】次に動作について説明する。ＣＰＵ，ＤＭ
Ａコントローラ等により外部から与えられたアドレスは
タグメモリ１に与えられて、ここでデータメモリ２のア
ドレスに変換されるとともに、アドレスコンパレータ７
に入力される。また、各データの優先順位情報はＬＲＵ
メモリ３に記憶される。アドレスコンパレータ７はこの
外部から入力されたアドレスとデータメモリ２のアドレ
スとを比較し、キャッシュヒットかミスヒットかを判定
する。キャッシュヒットであればデータメモリ２のデー
タを外部のＣＰＵに出力し、ミスヒットであれば、主記
憶の内容をデータメモリ２に読込む。

【００２２】また、ＣＰＵからのパージ・フリーズ命令
及びＣＰＵの命令により指定する優先順位はパージ・フ
リーズレジスタ４に書き込まれる。ＬＲＵパージ・フリ
ーズ制御部５は、この情報に従って、ＬＲＵメモリ優先
順位情報更新制御部６を制御することにより、ＬＲＵメ
モリ３内の優先順位情報を操作し、自動的に最適なパー
ジ・フリーズ状態を設定する。またパージ処理の場合
は、同時にＬＲＵパージ・フリーズ制御部５はタグメモ
リ１内にあるバリッドビットを操作し、タグアドレスに
対応するデータを無効にする。

【００２３】以上の動作は従来装置とほぼ同様である
が、本実施例では、パージ・フリーズ制御部が、外部か
ら指定された優先順位情報に応じて以下に示すような処
理を実行するため、パージ・フリーズ制御を最適に行な
うことができ、これにより、ヒット率を向上させること
ができ、システムのスループットを高くすることができ
る。

【００２４】図２に、本実施例におけるＬＲＵパージ・
フリーズ制御部のフリーズ処理のフローを示す。まず、
フリーズの対象となる優先順位をパージ・フリーズレジ
スタから読み出す（２１）。次にＬＲＵメモリから全エ
ントリを順に優先順位情報を読み出し（２２）、該当す
る優先順位のウェイは必ず他のウェイより優先順位が高
くなるように設定する（２３，２４）。ただし、その
際、優先順位が高くなるように毎回設定するのではな
く、優先順位情報を読み出すときのみ疑似的に優先順位
が高いかのようにみせる処理を施す。例えばウェイＡに
フリーズしておきたいデータがあるとき、ウェイＤがヒ
ットしたとしてもウェイＡの優先順位を疑似的に高めて
おくことにより、ウェイＡのデータにプロテクトをかけ
ることができる。これは、使用しないデータは優先順位
が自動的に下がるというハードウエア上の制約があるか
らである。

【００２５】また、図３に、本実施例におけるＬＲＵパ
ージ・フリーズ制御部のパージ処理のフローを示す。ま
ず、パージの対象となる優先順位をパージ・フリーズレ
ジスタから読み出す（３１）。次に、ＬＲＵメモリから
全エントリを順に優先順位情報を読み出し（３２）、該
当する優先順位のウェイは優先順位が最下位になるよう
に優先順位情報を操作し更新する（３３，３４）。次
に、タグメモリ内にあるバリッドビットをインバリッド
にし、該当するデータを無効にする（３５）。

【００２６】本実施例は、以上のような記憶制御手順を
実行することにより、図４における斜線を付した部分、
即ち、この例においては、ウェイ２Ａ，２Ｂ，２Ｃのう
ちの優先順位３に該当するエントリ２Ｂｂ，２Ｂｃ，２
Ｃａ，…のみをパージ／フリーズすることができ、上述
のような、頻繁に参照されるデータ群Ｄ３のようなデー
タのみをパージ／フリーズすることが可能となる。

【００２７】従って、ユーザが使用するプログラムに応
じた最適なキャッシュデータのみを常時キャッシュに保
持することができ、キャッシュメモリを有するＣＰＵシ
ステムのスループットを向上させることができる。

【００２８】なお、上記実施例では、キャッシュコント
ローラメモリの場合について説明したが、データメモ
リ，タグメモリ，コントローラがそれぞれ別個のチップ
で構成されているものでもよく、上記実施例と同様の効
果を奏する。

【００２９】また、ＣＰＵチップに内蔵されたキャッシ
ュやキャッシュと主記憶であるＤＲＡＭとを同一チップ
に搭載したキャッシュＤＲＡＭにも適用でき、上記実施
例と同様の効果を奏する。

【００３０】

【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、タグアドレスを記憶するタグアドレス
記憶手段と、該タグアドレスに対応するデータを記憶す
るデータ記憶手段と、前記タグアドレス記憶手段によっ
て保持されているアドレスと、新たにアドレス入力端子
より入力されたアドレスとを比較するアドレス比較手段
と、このアドレス比較手段によって検出された比較判定
信号に応じて、本半導体記憶装置の次の動作を制御する
制御手段と、該制御手段の制御のもとに、前記タグアド
レスおよび当該タグアドレスに対応するデータが過去に
使用された履歴に応じて優先順位を各ウェイに与える優
先順位変更手段と、前記優先順位を記憶する優先順位記
憶手段と、該優先順位記憶手段が記憶する優先順位情報
に基づいて、新しい記憶データをどのウェイに書き込む
かを制御する記憶データ・リプレイス制御手段と、優先
順位情報に基づいて前記記憶データ・リプレイス制御手
段および前記タグアドレスの有効／無効を制御する無効
制御手段とを有し、そのマッピング方式としてセット・
アソシアティブ方式を採用した半導体記憶装置におい
て、前記優先順位変更手段は前記優先順位をエントリ毎
に各ウェイに与え、前記制御手段は前記優先順位をも参
照して次の動作を制御し、かつ前記無効制御手段は外部
から指定された優先順位情報に基づいて前記記憶データ
・リプレイス制御手段および前記タグアドレスの有効／
無効を制御するものとすることにより、前記優先順位記
憶手段に蓄えられた優先順位情報に従ってリプレイス制
御を外部から制御し、各エントリ毎にウェイ単位で前記
記憶データを無効または書き換え禁止に設定できるよう
にしたので、各データの優先順位を考慮してユーザが使
用するプログラムに応じて最適なキャッシュデータのみ
を自動的に常時キャッシュに保持することができ、キャ
ッシュのヒット率を向上させることができるという効果
がある。

【００３１】また、この発明に係る半導体記憶装置の記
憶制御方法によれば、タグアドレスを記憶するタグアド
レス記憶手段と、該タグアドレスに対応するデータを記
憶するデータ記憶手段と、前記タグアドレス記憶手段に
よって保持されているアドレスと、新たにアドレス入力
端子より入力されたアドレスとを比較するアドレス比較
手段と、このアドレス比較手段によって検出された比較
判定信号に応じて、本半導体記憶装置の次の動作を制御
する制御手段と、該制御手段の制御のもとに、前記タグ
アドレスおよび当該タグアドレスに対応するデータが過
去に使用された履歴に応じて優先順位を各ウェイに与え
る優先順位変更手段と、前記優先順位を記憶する優先順
位記憶手段と、該優先順位記憶手段が記憶する優先順位
情報に基づいて、新しい記憶データをどのウェイに書き
込むかを制御する記憶データ・リプレイス制御手段と、
優先順位情報に基づいて前記記憶データ・リプレイス制
御手段及び前記タグアドレスの有効／無効を制御する無
効制御手段とを有し、そのマッピング方式としてセット
・アソシアティブ方式を採用した半導体記憶装置の記憶
制御方法において、外部から記憶データを無効または書
き換え禁止に設定する際に、記憶データに与えられた優
先順位情報を利用して最適なウェイを各エントリ毎に自
動的に選択するようにしたので、優先順位を考慮して最
適なウェイが自動的に選択され、キャッシュのヒット率
を向上させることができる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による、ＬＲＵ情報を利用
したパージ／フリーズ制御を行うキャッシュコントロー
ラメモリのシステムのブロック構成を示す図である。

【図２】この発明の一実施例におけるＬＲＵパージ／フ
リーズ制御部のフリーズ処理を示すフロー図である。

【図３】この発明の一実施例における、ＬＲＵパージ／
フリーズ制御部のパージ処理を示すフロー図である。

【図４】この発明の一実施例における、各記憶データの
優先順位を考慮したパージ／フリーズの制御の概要を示
す図である。

【図５】従来のウェイ単位でのパージ／フリーズの制御
の概要を示す図である。

【図６】従来のキャッシュコントローラメモリのシステ
ムのブロック構成を示す図である。

【符号の説明】

１ タグメモリ ２ データメモリ ３ ＬＲＵメモリ ４ パージ・フリーズレジスタ ５ パージ・フリーズ制御部 ６ ＬＲＵメモリ優先順位情報更新制御部 ７ アドレスコンパレータ ８ 制御部 ９ セレクタ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年１２月７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正内容】

【０００６】図６はこのような、キャッシュメモリやタ
グメモリおよびそれらの制御部を同一半導体集積回路装
置内に搭載したキャッシュコントローラメモリと呼ばれ
る半導体記憶装置の従来のシステム構成を示すブロック
ダイアグラムである。図において、１はキャッシュデー
タのキャッシュメモリにおける記憶アドレスをそのデー
タとして記憶するタグメモリであり、本来のタグアドレ
スのメモリの他バリッドビットが追加されている。な
お、バリッドビットとは、現在記憶しているタグアドレ
スが有効か無効かを示すビットである。２はキャッシュ
データを記憶するデータメモリであり、ＳＲＡＭ等の高
速アクセスが可能な半導体メモリで構成されている。な
お、このデータメモリ２やタグメモリ１中の破線で囲ん
だ部分は２５６エントリのなかの１つのエントリを示す
ものである。１４はＣＰＵの指示によりデータメモリ２
に記憶されたデータを無効化（パージ）するか書換え禁
止（フリーズ）にするかを設定するためのパージ・フリ
ーズレジスタ、１５はこのパージ・フリーズレジスタ１
４に設定されたデータを用いて、ＬＲＵ（Least Recent
ly Used ）アルゴリズムに基づきタグメモリ１のバリッ
ドビットの書換えを行なうＬＲＵパージ・フリーズ制御
部、１６はこのＬＲＵパージ・フリーズ制御部１５の制
御およびアドレスコンパレータ７より出力されるヒット
／ミス情報により、ＬＲＵメモリ３に記憶された優先順
位情報の書換えを行なうＬＲＵメモリ優先順位情報更新
制御部、３は優先順位情報を記憶するＬＲＵメモリ、７
は外部のＣＰＵやＤＭＡコントローラから与えられるア
ドレスとこのアドレスによりタグメモリ１から読出され
たアドレスデータとを比較し、キャッシュヒットか否か
を判定するアドレスコンパレータ、１８はこのアドレス
コンパレータ７の比較結果や外部からのタイミング制御
用のリードイネーブル信号等に応じて、キャッシュメモ
リ２やセレクタ１９の入出力を制御する制御回路、１９
は制御部１８の制御に応じて外部からのデータをキャッ
シュメモリ２のどのウエイに入出力するかを切り換える
セレクタである。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】次に動作について説明する。ＣＰＵ，ＤＭ
Ａコントローラ等により外部から与えられたアドレスは
タグメモリ１に与えられて、ここでデータメモリ２のア
ドレスに変換されるとともに、アドレスコンパレータ７
に入力される。また、各データの優先順位情報はＬＲＵ
メモリ３に記憶される。アドレスコンパレータ７はこの
外部から入力されたアドレスとタグメモリ１のアドレス
とを比較し、キャッシュヒットかキャッシュミスかを判
定する。ＣＰＵのリード動作において、キャッシュヒッ
トであればデータメモリ２のデータを外部のＣＰＵに出
力し、キャッシュミスであれば、主記憶の内容をデータ
メモリ２に読込む。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正内容】

【０００８】また、ＣＰＵからのパージ・フリーズ命令
はパージ・フリーズレジスタ４に書き込まれる。ＬＲＵ
パージ・フリーズ制御部１５は、この情報に従って、Ｌ
ＲＵメモリ優先順位情報更新制御部１６を制御すること
により、ＬＲＵメモリ３内の優先順位情報を操作し、自
動的にパージ・フリーズ状態を設定する。またパージ処
理の場合は、同時にＬＲＵパージ・フリーズ制御部１５
はタグメモリ１内にあるバリッドビットを操作し、タグ
アドレスおよびそのタグメモリに対応するデータを無効
にする。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】一例として、このキャッシュコントローラ
メモリは、３ウェイ・セットアソシアティブ方式で構成
され、そのデータのリプレイスアルゴリズムとして、最
も長く使用されなかったデータを置き換えの対象とする
ＬＲＵ（Least Reacently Used) アルゴリズムを採用し
ているものとし、ＣＰＵによる主記憶とキャッシュの更
新は、書き込み動作をキャッシュ・メモリと本記憶とを
同時に行なうライト・スルー方式を採用し、かつキャッ
シュデータは、既にデータメモリのウェイＷＡＹ−Ａ，
ＷＡＹ−Ｂ，ＷＡＹ−Ｃにそれぞれ取り込まれているも
のとする。また、各ウェイの使用度の優先順位がリプレ
イス情報としてＬＲＵメモリ３に記憶される。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】

【実施例】 実施例１．以下、この発明の一実施例を図について説明
する。図１にこの発明の一実施例によるキャッシュコン
トローラメモリのブロック図を示す。図において、１は
キャッシュデータのキャッシュメモリにおける記憶アド
レスをそのデータとして記憶するタグメモリ（アドレス
記憶手段）であり、本来のタグデータの他にバリッドビ
ットが追加されている。２はキャッシュデータを記憶す
るデータメモリ（データ記憶手段）であり、高速アクセ
スが可能なＳＲＡＭ等の半導体メモリで構成されてい
る。４はＣＰＵの指示によりデータメモリ２に記憶され
たデータを無効化（パージ）するか書換え禁止（フリー
ズ）にするかを設定するとともに、ＣＰＵが指定する優
先順位を設定するためのパージ・フリーズレジスタ、５
はこのパージ・フリーズレジスタ４に設定されたデータ
を用いて、ＬＲＵ（Least Recently Used ）アルゴリズ
ムに基づきタグメモリ１のバリッドビットの書換えを行
なうＬＲＵパージ・フリーズ制御部（無効制御手段）、
６はこのＬＲＵパージ・フリーズ制御部５の制御によ
り、ＬＲＵメモリ３に記憶された優先順位情報の書換え
を行なうＬＲＵメモリ優先順位情報更新制御部（優先順
位変更手段）、３は優先順位情報を記憶するＬＲＵメモ
リ（優先順位記憶手段）、７はＣＰＵやＤＭＡコントロ
ーラから与えられるアドレスとこのアドレスによりタグ
メモリ１から読出されたアドレスデータとを比較し、キ
ャッシュヒットか否かを判定するアドレスコンパレータ
（アドレス比較手段）、８はこのアドレスコンパレータ
７の比較結果やＬＲＵメモリ３から出力された優先順位
情報、さらには外部からのタイミング制御用のリードイ
ネーブル信号等に応じて、キャッシュメモリ２やセレク
タ９の入出力を制御する制御回路（制御手段）、９は外
部からのデータをキャッシュメモリ２のどのウェイに入
力するか、またどのウェイのデータを出力するかを切り
換えるセレクタである。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】次に動作について説明する。ＣＰＵ，ＤＭ
Ａコントローラ等により外部から与えられたアドレスは
タグメモリ１に与えられて、ここでデータメモリ２のア
ドレスに変換されるとともに、アドレスコンパレータ７
に入力される。また、各データの優先順位情報はＬＲＵ
メモリ３に記憶される。アドレスコンパレータ７はこの
外部から入力されたアドレスとタグメモリ１のアドレス
とを比較し、ＣＰＵのリード動作において、キャッシュ
ヒットであればデータメモリ２のデータを外部のＣＰＵ
に出力し、キャッシュミスであれば、主記憶の内容をデ
ータメモリ２に読込む。

【手続補正７】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

【手続補正８】

【補正対象書類名】図面

【補正対象項目名】図６

【補正方法】変更

【補正内容】

【図６】

Claims (2)

【特許請求の範囲】
1. 【請求項１】 タグアドレスを記憶するタグアドレス記
   憶手段と、 該タグアドレスに対応するデータを記憶するデータ記憶
   手段と、 前記タグアドレス記憶手段によって保持されているアド
   レスと、新たにアドレス入力端子より入力されたアドレ
   スとを比較するアドレス比較手段と、 このアドレス比較手段によって検出された比較判定信号
   に応じて、本半導体記憶装置の次の動作を制御する制御
   手段と、 該制御手段の制御のもとに、前記タグアドレスおよび当
   該タグアドレスに対応するデータが過去に使用された履
   歴に応じて優先順位を各ウェイに与える優先順位変更手
   段と、 前記優先順位を記憶する優先順位記憶手段と、 該優先順位記憶手段が記憶する優先順位情報に基づい
   て、新しい記憶データをどのウェイに書き込むかを制御
   する記憶データ・リプレイス制御手段と、 優先順位情報に基づいて前記記憶データ・リプレイス制
   御手段及び前記タグアドレスの有効／無効を制御する無
   効制御手段とを備え、 そのマッピング方式としてセット・アソシアティブ方式
   を採用した半導体記憶装置において、 前記優先順位変更手段は前記優先順位をエントリ毎に各
   ウェイに与え、 前記制御手段は前記優先順位をも参照して次の動作を制
   御し、 かつ前記無効制御手段は外部から指定された優先順位情
   報に基づいて前記記憶データ・リプレイス制御手段およ
   び前記タグアドレスの有効／無効を制御するものとし、 前記優先順位記憶手段に蓄えられた優先順位情報に従っ
   てリプレイス制御を外部から制御し、各エントリ毎にウ
   ェイ単位で前記記憶データを無効または書き換え禁止に
   設定できることを特徴とする半導体記憶装置。
2. 【請求項２】 タグアドレスを記憶するタグアドレス記
   憶手段と、 該タグアドレスに対応するデータを記憶するデータ記憶
   手段と、 前記タグアドレス記憶手段によって保持されているアド
   レスと、新たにアドレス入力端子より入力されたアドレ
   スとを比較するアドレス比較手段と、 このアドレス比較手段によって検出された比較判定信号
   に応じて、本半導体記憶装置の次の動作を制御する制御
   手段と、 該制御手段の制御のもとに、前記タグアドレスおよび当
   該タグアドレスに対応するデータが過去に使用された履
   歴に応じて優先順位を各ウェイに与える優先順位変更手
   段と、 前記優先順位を記憶する優先順位記憶手段と、 該優先順位記憶手段が記憶する優先順位情報に基づい
   て、新しい記憶データをどのウェイに書き込むかを制御
   する記憶データ・リプレイス制御手段と、 優先順位情報に基づいて前記記憶データ・リプレイス制
   御手段および前記タグアドレスの有効／無効を制御する
   無効制御手段とを備え、 そのマッピング方式としてセット・アソシアティブ方式
   を採用したキャッシュメモリの記憶制御方法において、 外部から記憶データを無効または書き換え禁止に設定す
   る際に、記憶データに与えられた優先順位情報を利用し
   て最適なウェイを各エントリ毎に自動的に選択すること
   を特徴とする半導体記憶装置の記憶制御方法。