JPH0611115B2 - アナログデイジタル変換器 - Google Patents
アナログデイジタル変換器Info
- Publication number
- JPH0611115B2 JPH0611115B2 JP61180547A JP18054786A JPH0611115B2 JP H0611115 B2 JPH0611115 B2 JP H0611115B2 JP 61180547 A JP61180547 A JP 61180547A JP 18054786 A JP18054786 A JP 18054786A JP H0611115 B2 JPH0611115 B2 JP H0611115B2
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- JP
- Japan
- Prior art keywords
- output
- analog
- analog input
- circuit
- sampling capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アナログディジタル変換器に関するものであ
る。
る。
従来、アナログディジタル変換器としては、サンプル・
ホールド回路に於いて、ｎチャネル入力型及びｐチャネ
ル入力型バッファーアンプを切替えて使用するものがあ
る。第４図にその一例を示す。
ホールド回路に於いて、ｎチャネル入力型及びｐチャネ
ル入力型バッファーアンプを切替えて使用するものがあ
る。第４図にその一例を示す。
第４図に於いて基準電圧端子１５と接地端子間にＤ／Ａ
変換器１６が接続され基準電圧端子１５には基準電圧Ｖ
REFが印加されている。このＤ／Ａ変換器１６の出力と
アナログ入力端子１からの入力とは制御クロック１８に
よって駆動されるスイッチ２，３により交互にバッファ
ーアンプ２１と２２へ印加される。ｐチャネル入力型２
１又はｎチャネル入力型２２のいずれの出力を選択する
かは、その出力に接続されたスイッチ４又は６の選択を
制御するＭＳＢ信号１７に依存する。尚ＭＳＢ比較時に
は両バッファーアンプ２１，２２共動作範囲に有るた
め、いずれの出力をも使用する事が可能である。
変換器１６が接続され基準電圧端子１５には基準電圧Ｖ
REFが印加されている。このＤ／Ａ変換器１６の出力と
アナログ入力端子１からの入力とは制御クロック１８に
よって駆動されるスイッチ２，３により交互にバッファ
ーアンプ２１と２２へ印加される。ｐチャネル入力型２
１又はｎチャネル入力型２２のいずれの出力を選択する
かは、その出力に接続されたスイッチ４又は６の選択を
制御するＭＳＢ信号１７に依存する。尚ＭＳＢ比較時に
は両バッファーアンプ２１，２２共動作範囲に有るた
め、いずれの出力をも使用する事が可能である。
入力電圧が1/2ＶREFレベルより大の場合はＭＳＢ判定後
の２ｎｄＭＢＳ〜ＬＳＢまでのＡ／Ｄ変換の比較動作期
間中にはｎチャネル入力型バッファアンプ２２の出力が
スイッチ６を介してサンプリング容量１２，演算増幅器
１３およびスイッチ５で構成されるサンプルドデータ比
較器へ供給される。
の２ｎｄＭＢＳ〜ＬＳＢまでのＡ／Ｄ変換の比較動作期
間中にはｎチャネル入力型バッファアンプ２２の出力が
スイッチ６を介してサンプリング容量１２，演算増幅器
１３およびスイッチ５で構成されるサンプルドデータ比
較器へ供給される。
一方入力電圧が1/2ＶREFレベルより小の場合はＭＳＢ判
定後の下位ピットの比較時はｐチャネル入力バッファア
ンプ２１の出力がスイッチ４を介してサンプルドデータ
比較器へ供給される。
定後の下位ピットの比較時はｐチャネル入力バッファア
ンプ２１の出力がスイッチ４を介してサンプルドデータ
比較器へ供給される。
このサンプルドデータ比較器の出力は逐次比較レジスタ
１４へ導かれる。
１４へ導かれる。
従来のＡ／Ｄ変換器に於いては、入力アナログ信号源イ
ンピーダンスの影響を回避するために、アナログ入力端
子とサンプリング容量の間にバッファーアンプを配置し
ていた。しかも、アナログ入力電圧範囲を接地電位から
電源電圧まで確保するためには、バッファーアンプの構
成を第４図に示すようにｐチャネル入力型とｎチャネル
入力型のバッファーアンプを並列接続していた。すなわ
ち、ｐチャネル入力構成の場合、その入力電圧範囲は接
地電位から概ね電源電圧−１ｖまでであり、一方ｎチャ
ネル入力構成ではその入力電圧範囲が概ね接地電圧＋１
ｖから電源電圧となるため、アナログ入力電圧範囲を接
地電位から電源電圧まで確保するためには、ｎチャネル
入力型とｐチャネル入力型で相互補完する必要があっ
た。このため制御スイッチ等を含め余分な回路が必要で
あった。
ンピーダンスの影響を回避するために、アナログ入力端
子とサンプリング容量の間にバッファーアンプを配置し
ていた。しかも、アナログ入力電圧範囲を接地電位から
電源電圧まで確保するためには、バッファーアンプの構
成を第４図に示すようにｐチャネル入力型とｎチャネル
入力型のバッファーアンプを並列接続していた。すなわ
ち、ｐチャネル入力構成の場合、その入力電圧範囲は接
地電位から概ね電源電圧−１ｖまでであり、一方ｎチャ
ネル入力構成ではその入力電圧範囲が概ね接地電圧＋１
ｖから電源電圧となるため、アナログ入力電圧範囲を接
地電位から電源電圧まで確保するためには、ｎチャネル
入力型とｐチャネル入力型で相互補完する必要があっ
た。このため制御スイッチ等を含め余分な回路が必要で
あった。
さらに、第４図に示す従来のＡ／Ｄ変換器においては、
入力アナログ信号のレベルに応じてｐチャネル入力型か
ｎチャネル入力型のいずれを選択すべきか判断するため
に先ずどちらかのバッファーアンプを介して、入力アナ
ログ信号をサンプリングし、ホールドしてＭＳＢを決定
する比較動作を行う必要がある。この比較動作は入力ア
ナログ信号が基準電圧の１／２より大きいか、小さいか
の判断ができればよいので、短時間で十分であり、した
がって高精度なサンプリングは行わない。
入力アナログ信号のレベルに応じてｐチャネル入力型か
ｎチャネル入力型のいずれを選択すべきか判断するため
に先ずどちらかのバッファーアンプを介して、入力アナ
ログ信号をサンプリングし、ホールドしてＭＳＢを決定
する比較動作を行う必要がある。この比較動作は入力ア
ナログ信号が基準電圧の１／２より大きいか、小さいか
の判断ができればよいので、短時間で十分であり、した
がって高精度なサンプリングは行わない。
次に、ＭＳＢの比較結果により、いずれかのバッファー
アンプを選択し、そのバッファーアンプを介して入力ア
ナログ信号を高精度に容量１２でサンプリングする。し
かし、最終的にはバッファーアンプのオフセット電圧が
誤差としてサンプリングされ、ホールドされるので、高
精度なＡ／Ｄ変換を達成する上で問題があった。
アンプを選択し、そのバッファーアンプを介して入力ア
ナログ信号を高精度に容量１２でサンプリングする。し
かし、最終的にはバッファーアンプのオフセット電圧が
誤差としてサンプリングされ、ホールドされるので、高
精度なＡ／Ｄ変換を達成する上で問題があった。
本発明のアナログディジタル変換器は、サンプリング・
ホールド回路のアナログ入力高速サンプリング部にｐ／
ｎチャネル入力の２種のサンプを切換えることなしに電
源電圧範囲にわたって所望の利得が得られる差動増幅回
路と前記差動増幅器の接続を切換えるスイッチを有して
いる。
ホールド回路のアナログ入力高速サンプリング部にｐ／
ｎチャネル入力の２種のサンプを切換えることなしに電
源電圧範囲にわたって所望の利得が得られる差動増幅回
路と前記差動増幅器の接続を切換えるスイッチを有して
いる。
本発明のアナログディジタル変換器は、アナログ入力信
号が入力されるアナログ入力回路と、アナログ入力回路
の出力に一方の電極が接続されたサンプリング容量と、
サンプリング容量の他方の電極に接続された演算増幅器
と、演算増幅器の出力に接続された逐次比較レジタス
と、逐次比較レジスタの出力に接続され出力がアナログ
入力回路に接続されたディジタルアナログ変換器とから
なり逐次比較レジスタの出力がディジタル出力となって
いる逐次比較型アナログディジタル変換器において、ア
ナログ入力回路がバッファーアンプと、このバッファー
アンプの出力と前記サンプリン容量の一方の電極との間
に接続された第１のスイッチ回路と、アナログ入力信号
入力端子と前記サンプリング容量の一方の電極との間に
接続された第２のスイッチ回路と、ディジタルアナログ
変換器の出力と前記サンプリング容量の一方の電極との
間に接続された第３のスイッチ回路とからなることを特
徴とする。
号が入力されるアナログ入力回路と、アナログ入力回路
の出力に一方の電極が接続されたサンプリング容量と、
サンプリング容量の他方の電極に接続された演算増幅器
と、演算増幅器の出力に接続された逐次比較レジタス
と、逐次比較レジスタの出力に接続され出力がアナログ
入力回路に接続されたディジタルアナログ変換器とから
なり逐次比較レジスタの出力がディジタル出力となって
いる逐次比較型アナログディジタル変換器において、ア
ナログ入力回路がバッファーアンプと、このバッファー
アンプの出力と前記サンプリン容量の一方の電極との間
に接続された第１のスイッチ回路と、アナログ入力信号
入力端子と前記サンプリング容量の一方の電極との間に
接続された第２のスイッチ回路と、ディジタルアナログ
変換器の出力と前記サンプリング容量の一方の電極との
間に接続された第３のスイッチ回路とからなることを特
徴とする。
以下図面を参照して本発明を説明する。
第１図(a)は本発明の一実施例のＡ／Ｄ変換器の構成図
を示し、第１図(b)は第１図(a)におけるアナログ入力回
路の一例を示し、第２図に各スイッチのタイミングチャ
ートを、第３図に第１図(b)の差動増幅器の一例の回路
図をそれぞれ示す。
を示し、第１図(b)は第１図(a)におけるアナログ入力回
路の一例を示し、第２図に各スイッチのタイミングチャ
ートを、第３図に第１図(b)の差動増幅器の一例の回路
図をそれぞれ示す。
差動増幅器１１は、回路上の最高電位を出力振幅の最高
電位とするｎチャネル入力型差動増幅器と、これと完全
に独立した回路上の最低電位を出力振幅の最低電位とす
るｐチャネル入力型差動増幅器とのそれぞれの出力を、
回路上の最高電位を出力回路電源の最高電位とする出力
回路と、その出力回路の最低電位を出力回路電源の最低
電位とする出力回路とのそれぞれの入力に接続するもの
である。
電位とするｎチャネル入力型差動増幅器と、これと完全
に独立した回路上の最低電位を出力振幅の最低電位とす
るｐチャネル入力型差動増幅器とのそれぞれの出力を、
回路上の最高電位を出力回路電源の最高電位とする出力
回路と、その出力回路の最低電位を出力回路電源の最低
電位とする出力回路とのそれぞれの入力に接続するもの
である。
本実施例では、第１図(b)に示すスイッチ３が第１のス
イッチ回路、スイッチ２が第２のスイッチ回路，スイッ
チ４が第３のスイッチ回路に相当する。まず、スイッチ
３がＯＮ，スイッチ２，４がＯＦＦし、アナログ入力端
子に印加されたアナログ入力信号が電圧フォロァー状態
の差動増幅器11を介して、サンプリング容量１２に高速
サンプリングされ、次に、スイッチ２がＯＮし、スイッ
チ３，４がＯＦＦし、前記差動増幅器１１の出力とサン
プリング容量１２が切り離され、アナログ入力信号が高
精度サンプリングされる。以上の状態までは、演算増幅
器１３の入力と出力が接続され、サンプリング容量１２
の片側の回路最高電位と最低電位の中間レベルの固定さ
れている。続いてスイッチ４がＯＮ，スイッチ２，３が
ＯＦＦしサンプリング容量１２はＤ／Ａ変換器１６の出
力のＶBEF／２電位へ接続され、アナログ入力信号とＶ
REF／２が演算増幅器１３によってＭＳＢ比較が行なわ
れる。
イッチ回路、スイッチ２が第２のスイッチ回路，スイッ
チ４が第３のスイッチ回路に相当する。まず、スイッチ
３がＯＮ，スイッチ２，４がＯＦＦし、アナログ入力端
子に印加されたアナログ入力信号が電圧フォロァー状態
の差動増幅器11を介して、サンプリング容量１２に高速
サンプリングされ、次に、スイッチ２がＯＮし、スイッ
チ３，４がＯＦＦし、前記差動増幅器１１の出力とサン
プリング容量１２が切り離され、アナログ入力信号が高
精度サンプリングされる。以上の状態までは、演算増幅
器１３の入力と出力が接続され、サンプリング容量１２
の片側の回路最高電位と最低電位の中間レベルの固定さ
れている。続いてスイッチ４がＯＮ，スイッチ２，３が
ＯＦＦしサンプリング容量１２はＤ／Ａ変換器１６の出
力のＶBEF／２電位へ接続され、アナログ入力信号とＶ
REF／２が演算増幅器１３によってＭＳＢ比較が行なわ
れる。
このＭＳＢ比較に於いて、アナログ入力信号がＶREF／
２より大きい場合は、演算増幅器１３の出力は正方向に
飽和し、逐次比較レジスタ１４はＭＳＢを「１」にセッ
トする。続いてＤ／Ａ変換器１３の出力信号が３／４Ｖ
RESにセットされ、第２ビットの比較も同様に行なわれ
る。
２より大きい場合は、演算増幅器１３の出力は正方向に
飽和し、逐次比較レジスタ１４はＭＳＢを「１」にセッ
トする。続いてＤ／Ａ変換器１３の出力信号が３／４Ｖ
RESにセットされ、第２ビットの比較も同様に行なわれ
る。
又、ＭＳＢ比較に於いてアナログ入力信号がＶＲＥＦ／
２より小さい場合、演算増幅器１３の出力は負方向に飽
和し、逐次比較レジスタ１４はＭＳＢを「０」にセット
する。続いてＤ／Ａ変換器１６の出力信号が１／４Ｖ
REFにセットされ、第２ビットの比較が行なわれる。以
下同様な逐次比較動作を繰返し、ＬＳＢ比較まで行う。
この様にして入力アナログ信号をディジタル信号へ変換
する。
２より小さい場合、演算増幅器１３の出力は負方向に飽
和し、逐次比較レジスタ１４はＭＳＢを「０」にセット
する。続いてＤ／Ａ変換器１６の出力信号が１／４Ｖ
REFにセットされ、第２ビットの比較が行なわれる。以
下同様な逐次比較動作を繰返し、ＬＳＢ比較まで行う。
この様にして入力アナログ信号をディジタル信号へ変換
する。
以上説明したように本発明によれば接地電位から電源電
圧までの広範囲にわたる入力アナログ信号のＡ／Ｄ変換
が可能となり、バッファーアンプについて、ｐチャネル
型とｎチャネル型を一体化させたことによりチップ面積
の低減も可能である。さらに、、バッファーアンプのオ
フセット電圧によるサンプリング誤差を改善する手段を
備えたことにより、高速かつ高精度なＡ／Ｄ変換を達成
することが可能となる。
圧までの広範囲にわたる入力アナログ信号のＡ／Ｄ変換
が可能となり、バッファーアンプについて、ｐチャネル
型とｎチャネル型を一体化させたことによりチップ面積
の低減も可能である。さらに、、バッファーアンプのオ
フセット電圧によるサンプリング誤差を改善する手段を
備えたことにより、高速かつ高精度なＡ／Ｄ変換を達成
することが可能となる。
第１図(a)は本発明の一実施例のＡ／Ｄ変換器の構成
図、第１図(b)は第１図(a)のアナログ入力回路の例を示
す回路図、第２図は第１図に於けるスイッチのタイミン
グチャート、第３図は第１図(b)の差動増幅回路の一例
の回路図、第４図は従来のＡ／Ｄ変換器の構成図であ
る。 １……アナログ入力端子、２〜６……スイッチ、８……
差動増幅器反転入力端子、９……差動増幅器正転入力端
子、１０……差動増幅器出力端子、１１……差動増幅
器、１２……サンプリング容量、１３……比較器、１４
……逐次比較レジスタ、15……基準電源端子、１６……
Ｄ／Ａ変換器、１９，２０……インバータ、２１……ｐ
チャネル入力型差動増幅器、２２……ｎチャネル入力型
差動増幅器、２３……クロック入力端子、５１〜５７…
…ｐ型ＭＯＳトランジスタ、６１〜７０……Ｎ型ＭＯＳ
トランジスタ、８１……定電流源、８２……位相補償用
容量。
図、第１図(b)は第１図(a)のアナログ入力回路の例を示
す回路図、第２図は第１図に於けるスイッチのタイミン
グチャート、第３図は第１図(b)の差動増幅回路の一例
の回路図、第４図は従来のＡ／Ｄ変換器の構成図であ
る。 １……アナログ入力端子、２〜６……スイッチ、８……
差動増幅器反転入力端子、９……差動増幅器正転入力端
子、１０……差動増幅器出力端子、１１……差動増幅
器、１２……サンプリング容量、１３……比較器、１４
……逐次比較レジスタ、15……基準電源端子、１６……
Ｄ／Ａ変換器、１９，２０……インバータ、２１……ｐ
チャネル入力型差動増幅器、２２……ｎチャネル入力型
差動増幅器、２３……クロック入力端子、５１〜５７…
…ｐ型ＭＯＳトランジスタ、６１〜７０……Ｎ型ＭＯＳ
トランジスタ、８１……定電流源、８２……位相補償用
容量。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−51612（ＪＰ，Ａ) 特開 昭59−132231（ＪＰ，Ａ)
Claims (2)
- 【請求項１】アナログ入力信号が入力されるアナログ入
力回路と、アナログ入力回路の出力に一方の電極が接続
されたサンプリング容量と、サンプリング容量の他方の
電極に接続された演算増幅器と、演算増幅器の出力に接
続された逐次比較レジスタと、逐次比較レジスタの出力
に接続され出力がアナログ入力回路に接続されたディジ
タルアナログ変換器とから成り、逐次比較レジスタの出
力がディジタル出力となっている逐次比較型アナログデ
ィジタル変換器において、前記アナログ入力回路がバッ
ファーアンプと、該バッファーアンプの出力と前記サン
プリング容量の一方の電極との間に接続された第１のス
イッチ回路と、アナログ入力信号入力端子と前記サンプ
リング容量の一方の電極との間に接続された第２のスイ
ッチ回路と、前記ディジタルアナログ変換器の出力と前
記サンプリング容量の一方の電極との間に接続された第
３のスイッチ回路とからなり、アナログ入力信号を前記
サンプリング容量にサンプリングするに際して、まず前
記第１のスイッチ回路をオンとして前記アナログ入力信
号を前記バッファーアンプを介して高速にサンプリング
し、続いて前記第２のスイッチ回路をオンとして前記ア
ナログ入力信号端子と前記サンプリング容量の一方の端
子を前記バッファーアンプを介することなく接続し、し
かる後前記第３のスイッチ回路をオンとすることを特徴
とするアナログディジタル変換器。 - 【請求項２】前期バッファーアンプが電源電圧範囲内で
アナログ入力信号電圧に対し所望の利得を得ることがで
きる差動増幅器を含むことを特徴とする特許請求の範囲
第１項記載のアナログディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180547A JPH0611115B2 (ja) | 1986-07-30 | 1986-07-30 | アナログデイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180547A JPH0611115B2 (ja) | 1986-07-30 | 1986-07-30 | アナログデイジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6335018A JPS6335018A (ja) | 1988-02-15 |
| JPH0611115B2 true JPH0611115B2 (ja) | 1994-02-09 |
Family
ID=16085184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180547A Expired - Lifetime JPH0611115B2 (ja) | 1986-07-30 | 1986-07-30 | アナログデイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611115B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6949738B2 (ja) * | 2018-01-17 | 2021-10-13 | オリンパス株式会社 | 逐次比較型ａ／ｄ変換装置、撮像装置および内視鏡 |
| CN115940945B (zh) * | 2022-12-27 | 2026-05-19 | 道锦(深圳)技术有限公司 | 一种单通道单adc模数转换器采样精度增倍的电路 |
| CN118868930B (zh) * | 2024-07-29 | 2025-02-11 | 上海芯鳍集成电路有限公司 | 一种sar adc前端电路和同步采样多路复用模数转换器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851612A (ja) * | 1981-09-22 | 1983-03-26 | Nec Corp | 比較回路 |
| JPS59132231A (ja) * | 1983-01-18 | 1984-07-30 | Nec Corp | アナログ−デイジタル変換器 |
| JPS61126823A (ja) * | 1984-11-22 | 1986-06-14 | Nec Corp | アナログデイジタル変換器 |
-
1986
- 1986-07-30 JP JP61180547A patent/JPH0611115B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6335018A (ja) | 1988-02-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |