JPS61126823A - アナログデイジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （＊業上の利用分野） 本発明はアナログディジタル変換器に関し、特にＭＯ８
技術により作られるアナログディジタル変換器（以下Ａ
／Ｄ変換器と記す）に関するものである。

（従来の技術） 従来のＭＯ８技術による逐次比較型入／Ｄ変換器の一例
が、雑誌”　ＩＥＥｇ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌ
ｉｄ−８ｔａｔｅ　Ｃ１ｒｃｕｉｔ’のＶＯＬ、　５Ｃ
−１３，Ｎｏ、　６゜Ｄｅｃｅｍｂｅｒ　１９７８．７
８５〜７９１頁に示されている。

このＬ／ＤＲ９１に器の構成図ｆｔ第５図に示す。この
Ａ／Ｄ変換器は、比較器にインバータの入力と出力の間
にスイッチで帰還をかけた、いわゆるチ冒ツバ安定化比
較器を使用して２す、比較器の入力オフセット誤差やド
リフトの低減を計っていることを一つの特徴としている
。

この回路は、まずスイッチ２，４がＯＮ、　　スイッチ
３がＯＦＦの状態で入力端子１全通してアナログ入力信
号が容量５でサンプリングされる。次にスイッチ２，４
がＯＦＦ、　　スイッチ３がＯＮとなることによってア
ナログ入力信号が容ｔ５にホールドされる。ここで、逐
次比較のシーケ／スが開始され、まずディジタルアナロ
グ変換器（以下Ｄ／入入換換器記す）８よりスイッチ３
ｔ−介して容ｔ５に電圧Ｖ（社）ｒ／２が供給される。

ここにＶ鵠ｒはＤ／ん変換器８に供給される基準電圧を
示す。逐次比較時の節点１０の電圧（Ｙｘｏ）　　は、
次式のようになる。

ｖｔｏ　−（ＶＤＡＣ−ＶＩＮ　）　＋Ｖｒｕここで、
ＶＤＡＣはＤ／４／換器８の出力電圧。

ＶＩＮはアナログ入力電圧およびＶＴＭはインバータロ
に帰還をかけたときの入・出電圧を示す。この式により
明らかなごとく、アナログ入力電圧がＶｔｔｘｒ　／　
２より大きい場合は、インノく一夕６の出力は「１」を
示し、その結果逐次比較レジスタ７のＭ２Ｓ（＠上位ビ
ット）は「１」にセットされ、Ｄ／Ａ変換器８の出力ｔ
　３　／　４　Ｖｔｔｙ　にセットする。

一方、アナログ入力電圧がＹａｒ＋ｒ／２より小さい場
合は、インバータ６の出力は「０」を示し、その結果逐
次比較レジスタのＭＯＢはｒＯＪにクリヤーされ、Ｄ／
Ａ変換器８の出力を１／４ｖ叩Ｐにセットする。これら
の逐次比較動作はＤ／Ａ変換器８の最小分解能まで続け
られ、その変換結果カ逐次比較レジスタ７に保持される
。

また、池の例として１本願の発明者の提案した特開昭５
９−１３２２３１かりる。この例は、前述のん／Ｄ変換
器と同じく、比較器にチ１ツバ安定化方式を用い、さら
に高精度化を計るために増幅器に差動型増幅器を採用し
たものである。このＡ／Ｄ変換器の構成図は、第６図に
示される。図中。

第５図と同一機能を有する素子につりでは同一番号で示
している。

図において、入力端子１に供給されたアナログ入力信号
はスイッチ２ｔ−介して容量５でナングリ゛ングされる
。このとき容ｔ５の他方の電極はスイッチ１１を介して
Ｄ／Ａ変換器８の出力電位ｖｇｚｒ／２にバイアスされ
ている。次に、スイッチ２゜１１をＯＦＦ、　　スイッ
チ３ｆｔＯＮすることによって、アナログ入力信号は容
ｔ５にホールドされる。

このＡ／Ｄ変換器の変換方式も、＃＆１０例のＡ／Ｄ変
換器と同様に逐次比較方式であり、以降の逐次比較動作
の説明は省略する。

！！８６図において、共通線１４はＤ／Ａ変換器８のＶ
ａｚｒ／２に接続されている。これは、この共通線１４
の電位がＶ　ｕｒ／　２より小さい場合、アナログ入力
信号がＶａｚｒ／２に等しいとき節点１０が負の電位に
なり、スイッチ１１を構成しているＮチャンネルＭＯ８
ＦＥＴｔｔｔｅ成するＰ−ウェル層とＮ型拡散層との間
に順方向電流が流れ、これによって容ｔ５の保持電荷が
変動し、結果的に変換精度を劣下させる。また、この共
通線１４の電位がｖ１／２より大きい場合は、アナログ
入力信号がゼロのとき節点１０にはＶｔｔｚｒ　ＩＪ、
上、すなわち電源μ上の電圧が発生し、スイッチ１１を
構成しているＰチャンネルＭＯ８ＦＥＴ（７）Ｐ型拡散
層とＮ型基板との間に順方向電流が流れ容［５に保持さ
れている電荷が漏れる。したがって、この共通線１４ｔ
−Ｖ、ｙ／２にバイアスすることによって、容量５の保
持電荷の変動を防止し、ゼロから電源までの広−範囲の
アナログ入力信号のディジタル変換が可能となる。

しかしながら、これら従来例の工うに、アナログ入力信
号を容ｔ５でサンプリングし、ホールドするチ冒ツバ安
定化比較器を内蔵したＡ／Ｄ変換器においては、前の被
変換アナログ入力信号電圧と次の被変換アナログ入力信
号電圧との間に電位差がめる場合、次の被変換アナログ
入力信号のサンプリングにお−て、容ｔ５が充・放電さ
れるために、瞬間的に、いわゆるラッシュ電流が流れる
。

このため、特にアナログ入力信号源の抵抗が太きい場せ
にはその入力端子において、誤差電圧を発生し、結果的
に変換誤差金主じていた。

（発明の目的） 本発明の目的は、チ盲ツバ安定化比較器を内蔵したＡ／
Ｄ変換器において、アナログ入力信号をナンプリングす
るときに発生するラッン：Ｌｔ流を低減することによっ
て、信号源抵抗が太きりアナログ入力信号でも高精度に
変換可能なＡ／Ｄ変換器を提供することにある。

（発明の構成） 本発明のアナログディジタル変換器の構成は、第１およ
び第２の入力端子からの入力電圧を差動増幅する差動増
幅器と、この差動増幅器の出力電圧に応じたディジタル
信号を出力する逐次比較レジスタと、この逐次比較レジ
スタからのディジタル串力信号に応じたアナログ信号を
出力しかつ比較基準電圧を出力するＤ／４変換器と、こ
のＤ／Ａ変換器の出力信号とディジタル変換すべきアナ
ログ入力信号とを切換え各１素子を介して前記第１およ
び第２の入力端子に供給する入力回路とを備え、この入
力回路は、前記Ｄ／Ａｆ換器の出力信号を前記アナログ
入力信号と切替えて前記６醍素子の一方の電極に接続す
る第１のスイッチ手段と、前記アナログ入力信号ｔｌ−
前記容瞼素子の他方の電極との接続に切替え前記第１の
入力端子へ供給する第２のスイッチ手段と、前記６欧素
子の一方の電極と前記基準電圧の中点電位とを切替えて
接続する第３のスイッチ手段と、前記Ｄ／Ａ変換器の出
力電圧と接続を前記中点電位との接続に切替えて前記第
２の入力端子と接続する第４のスイッチ手段とを有する
こと１＆：特徴とする。

本発明における入力回路は、第１のスイッチ手段が、前
記Ｄ／Ａ変換器の出力信号を前記アナログ入力信号と＠
２のタイξングＶｃヨるす／プリング期間切替えて前記
ｇｔ素子の一方の磁極に接続し、第２のスイッチ手段が
、＃＆１のタイミングで接続される前記アナログ入力信
号との接続を前記第２のタイミングで前記容量素子の能
力の磁極との接続に切替えて前記第１の入力端子へ接続
し、第３のスイッチ手段が、前記第１のタイミングで前
記ｇｔ素子の一方の１極に前記基準電圧の中点電位を接
続し第３のタイミングで切離し、第４のスイッチ手段が
、前記第１のタイミングで接続された前記Ｄ／Ａ変換器
の出力電圧との接続を前記第２のタイミングで前記中点
電位との接続に切替えて前記第２の入力端子と接続する
よう動作する。

（実施例） μ下図面を参照して本発明の詳細な説明する。

第１図は本発明によるＡ／Ｄ変換器の一実施例の構成図
を示し、第２図に各スイッチのタイミングチャートを示
す。図中、第６図と同一の機能を有する素子については
同一の番号で示し、本実施例では、スイッチ１５〜１８
の接続が従来例と異っている。本実施例は、スイッチ２
．３が第ｌのスイッチ手段、スイッチ１５．１６が第２
のスイッチ手段、スイッチ１７が第３のスイッチ手段、
スイッチ１８が第４のスイッチ手段に相当する。本実施
例も逐次比較方式を採用しているが、本実施例では、従
来例で説明したような、逐次比較動作の前にアナログ入
力信号のナンプリングおよびホールドが行なわれない。

まず、スイッチ３．１５．１７がＯＮ、　スイッチ２゜
１６がＯＦＦ、さらにスイッチ１８がＤ／Ａ変換器８の
出力９側へ接続される（第２図の上位２ビツトの変換期
間Ｔ１）。このようなスイッチの状態でアナログ入力信
号はスイッチ１ｓｔ−介して直接差動増幅器１３の正転
入力端子へ供給されろ。一方、差動増幅器１３０反転入
力端子はスイッチ１８を介してＤ／Ａ変換器８の出力９
へ接続されている。また、容量５の一方の電極はスイッ
チ３を介してＤ／Ａ変換器８の出力９へ接続されており
、容量５の他方の電極はスイッチ１７を介してＤ／Ａ変
換器のＶａｇｒ／２電位へ接続されている。したがって
、逐次比較シーケンスの開始と同時にアナログ入力信号
は、ます差動増幅器１３によってＤ／Ａ変換器８の出力
信号であるＶａｔ／２と比較される。同時に、含量５は
Ｄ／＆’＆換器８の出力信号で充電される。

このＭＳＢ比較において、アナログ入力信号がＶ（社）
Ｆ／２より大きい場合は、差動増幅器１３の出力は旧方
向に飽和し、逐次比較レジスタ７はＭＳ８ｔ−ｒｌＪに
セットする。そしてＤ／Ａ変換器８の出力信号が３／４
ＶＲＥＦ　にセットされ、第２ビツトの比較が行なわれ
る。このときも容量５はＤ／入入換換器８出力信号でろ
る３／４ｖ回？で充電される。

また、ＭＳＢ比較におりてアナログ入力信号が”Ｊｕｔ
／２より小さい場合、差動増幅器１３の出力は負方向に
飽和し、逐次比較レジスタ７はＭＯＢｆｒ：ｒＯＪにセ
ットする。そして、Ｄ／Ａ変換器８の出力信号が１　／
　４　ｖＲＩＦ’にセットされ、第２ビツトの比較が行
なわれると同時に、容量５はＤ／入入換換器８出力信号
である１　／　４　Ｖ’ａｐｔ、ｒ　で充電される。こ
のＬ５に逐次比較動作を継続していくことにより、容量
５はまずまずアナログ入力信号に近−電圧で充電される
。

しかしながら、ここで１本発明によるＡ／Ｄ変換器が単
一電源で動作し、さらにＤ／Ａ変換器の基準電圧Ｖ旺ｒ
が電源電圧に等しいとすれば、アナログ入力信号がゼロ
あるいは’／ＲＩＩＦ　に等しいとき差動増幅器１３の
同相入力電圧範囲が一般に。

ゼロから電源電圧の範囲より狭いためにＬ８Ｂ（最下位
ビット〕まで精度よく比較できない。そこで本発明にお
いては、差動増幅器１３の同相入力電圧範囲内の変・臭
は、μ上説明したごとく、アナログ入力信号とＤ／入入
換換器８出力信号を差動増幅器１３によって直接比較し
、差動増幅器１３の同相入力電圧範囲外のアナログ入力
信号の変換は従来例のようにチ１ツバ安定化方式を採用
している。

ここで具体例によって本発明をさらに詳細に説明する。

いま、本発明に：るＡ／Ｄ変換器の電源電圧およびＤ／
Ａ変換器の基準電圧を５ｖとし、被変換アナログ入力信
号を閂じぐ５ｖとする。

まず、上位ビットについて、差動増幅器１３の同相入力
電圧範囲を越えな一範囲で、第１図に示すごとく各スイ
ッチをセットし、逐次比較を行なう。なお、差動増幅器
１３の一例として、弗４図に示すよつな増＠器を用いた
場合、その同相入力電圧範囲は約１ｖから４ｖの範囲に
ある。

したがって、ＭＯＢから順次逐次比較を行なったとき、
Ｄ／Ａ変換器８の出力電圧は、Ｚ５ｖ−３、７５ｖ−４
，３７５Ｖ−・・・・・・と変化していくが前述のとと
く差動増幅器１３の同相入力電圧範囲の上限が約４ｖで
あることから、アナログ入力信号とＤ／入入換換器８出
力信号を直接差動増幅器で比較できるのは第２ビツトま
ででめる。このとき容量５は３．７５Ｙと２．５ｖの電
位差で充電されている。

次に、第３ビツト以降の変換を開始する前に。

スイッチ２，１６がＯＮ、　　スイッチ３，１５がＯＦ
Ｆ’Ｌ、スイッチ１８はＤ／入変喚器８のｖＲ計／２側
ヘセットされる（第２図のサンプリング期間Ｔ２　）。

したがって、アナログ入力信号が容量５でサンプリング
されるが、このとき容量５はすでに３．７５Ｖと２．５
ｖの電位差で充電されているので、５ｖのアナログ入力
信号が入力されても１゜２５ｖに相当する電荷の移動の
みで比較的小さなラッンエ電流に抑えることができる。

これに対し、従来例によルば、まずＯｖのアナログ入力
信号ｔす／プリング・ホールドしたのち変換し１次に、
５ｖのアナログ入力信号をサンプリングした場曾、５７
に相当する電荷の移動があり、したがって大きなラッシ
ェ電流が流れていた。

このように本発明によれば少なくともラッンエ電流を従
来の１７４に抑えることがａＴ能であり、さらに、弗２
ビットの比較結果によって、Ｄ／Ａ変換器の出力は４．
３７５　Ｖにセットされ、この電圧まで充電すればラッ
ン為電流を従来の１／８に抑えることができる。

本発明によるＡ／Ｄ変換器では、第３ビツトμ降の逐次
比較がスイッチ３ｉＯＮ、スイッチ２゜１７をＯＦＦと
することにより開始される（第２図の３ビツトｔａ降の
変換期間Ｔ４　）。この際、スイッチ１７をＯＦＦした
時点で（第２図Ｔ３　　）、アナログ入力信号は容量５
にホールドされ、節点１０にアナログ入力信号とＤ／Ａ
変換器８の出力信号の差電圧が発生する。この差電圧が
差動増幅器１３によって増幅される。本実施例による第
３ビツトμ降の逐次比較動作は従来例に同じであり、そ
の詳細な説明は省略する。

第３図は本発明の池の実施例のブロック図であり、第１
図に対して容量１９．差動増幅器からなるバッファアン
プ２０，２１が付加されている。上位ビットの変換時に
Ｄ／ＬＲ／器８の出力信号で容量５が充・放電されるた
めラッンユ電流が流れるが、もしＤ／Ａ変換器８の出力
抵抗値が十分に小さい場合は変換４度に影響はなく、ス
イッチ３とＤ／入入換換器８出力９を直接、接続するこ
とは可能である。しかし、その出力抵抗値が大きい場合
はラック＆電流による影響が問題となる。したがって、
本実施例のように、電圧ホロクー接続されたバッファア
ンプ２０′ｔ−介して、スイッチ３とＤ／Ａ変換器８の
出力９とを接続することが好ましい。また、同様に電圧
ホロワ−接続されたバッファアンプ２１はＤ／入入換換
器８比較器の相互干渉を避けるために追加されている。

さらに容量１９はサンプリング容量５に２けるリーク電
流等による誤差を補償するために付加されたものである
。

１７１１４図は本実施例のＡ／Ｄ変換器の比較器に使用
される差動増幅器の一例の回路図でめる。図中、２４〜
３２はＰＣｈトランジスタ、３３〜３８はＮｃｈトラン
ジスタ、３９．４０は段間容量、４１はスイッチである
。切設の差動増幅器は、Ｐｃｈ　）ランジスタ２７，２
８とＮＣｈトラ／ジスタ３４．３５とからなり１次段の
差動増幅器は、Ｐｃｈ）う／ラスタ３１゜３２とＮｃｈ
　トランジスタ３６，３７．３８から構成されこれら増
幅器には、Ｐｃｈ　トランジスタ２４〜３０とＮＣｈト
ラ／ジスタ３３とからなるバイアス回路から定を流が供
給される。この差動増幅器は、ＵＪ段の入力オフセット
電圧を股間容量３９．４０に保持することによって補償
しており、高精度比較器として好適な差動増幅器となっ
ている。

（発明の効果〕 以上説明したように、本発明によれば、アナログ入力信
号をサンプリングするときに発生するラッシェ電流を低
減することによって、信号源抵抗値が大きい場合でも変
換速度を低下させることなく高精度なディジタル変換が
可能であり、さらに単一電源で零から電源電圧までの広
範囲のアナログ信号の変換が可能で、モ、ノリシック化
に好適なへ／Ｄ変換器を得ることができる。

【図面の簡単な説明】

第１図、第３図は本発明の第１および第２の実施例の構
成図、第２図は′ｉｌ！Ｉ１図および第３図の動作を示
すタイミノグチヤード、４４図は本実施例の比較器ｔ−
構成する差動増幅器の回路図、第５図。 第６図は従来のチ菖ツバ安定化比較器を用いたＮ／Ｄ／
換器の二側を示す構成図である。図において、 １．５１．５２・・・・・・入力端子、２．３．４．１
１．１５〜１８．４１・・・・・・スイッチ、５，１２
．１９・・・・・・容量、６・・・・・・インバータ、
７・・・・・・逐次比較レジスタ、８・・・・・・Ｄ／
Ａ変換器、９・・・・・・出力、１０・・・・・・節点
、１３．２０．２１・・・・・・差動増幅器、１４・・
・・・・共通線。 ２４〜３２・・・・・・Ｐｃｈ　）ランジスタ、３３〜
３８・・・・・・Ｎｃｈトランジスタ、３９　、４０・
・・・・・段間ｇｆｋ、５３・・川・出力端子である。 Ｖｖρ 第　４　関 ｚＦＦ

Claims (1)

【特許請求の範囲】
1. 第１および第２の入力端子からの入力電圧を差動増幅す
   る差動増幅器と、この差動増幅器の出力電圧に応じたデ
   ィジタル信号を出力する逐次比較レジスタと、この逐次
   比較レジンタからのディジタル出力信号に応じたアナロ
   グ信号を出力しかつ比較基準電圧を出力するＤ／Ａ変換
   器と、このＤ／Ａ変換器の出力信号とディジタル変換す
   べきアナログ入力信号とを切換え容量素子を介して前記
   第１および第２の入力端子に供給する入力回路とを備え
   、この入力回路は、前記Ｄ／Ａ変換器の出力信号を前記
   アナログ入力信号と切替えて前記容量素子の一方の電極
   に接続する第１のスイッチ手段と、前記アナログ入力信
   号を前記容量素子の他方の電極との接続に切替え前記第
   １の入力端子へ供給する第２のスイッチ手段と、前記容
   量素子の一方の電極と前記基準電圧の中点電位とを切替
   えて接続する第３のスイッチ手段と、前記Ｄ／Ａ変換器
   の出力電圧との接続を前記中点電位との接続に切替えて
   前記第２の入力端子と接続する第４のスイッチ手段とを
   有することを特徴とするアナログディジタル変換器。