JPH0611117B2 - ディジタル−アナログ変換装置 - Google Patents
ディジタル−アナログ変換装置Info
- Publication number
- JPH0611117B2 JPH0611117B2 JP59277690A JP27769084A JPH0611117B2 JP H0611117 B2 JPH0611117 B2 JP H0611117B2 JP 59277690 A JP59277690 A JP 59277690A JP 27769084 A JP27769084 A JP 27769084A JP H0611117 B2 JPH0611117 B2 JP H0611117B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- dither
- digital
- analog
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0636—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain
- H03M1/0639—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain using dither, e.g. using triangular or sawtooth waveforms
- H03M1/0641—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain using dither, e.g. using triangular or sawtooth waveforms the dither being a random signal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、オーディオ信号等のアナログ信号に対応する
ディジタル信号を、ディザ（dither）信号の加算及び減
算をともなってアナログ信号に変換するためのディジタ
ル−アナログ変換装置に関するものである。
ディジタル信号を、ディザ（dither）信号の加算及び減
算をともなってアナログ信号に変換するためのディジタ
ル−アナログ変換装置に関するものである。
［従来の技術］ オーディオ信号のＰＣＭ記録再生において、量子化雑音
（量子化出力と入力標本値との差）が問題になる。特に
入力信号レベルが低く量子化ステップ数が少ない場合に
は、量子化雑音は入力と強い相関を有し、雑音というよ
りも入力信号の一種の歪（高次高調波）となる。また、
たとえ入力信号レベルが高くとも、極くゆっくり変化す
る信号に対しては、量子化ステップが変化する。毎に不
快な雑音が発生する。上述の如き問題を解決するため
に、ディザと呼ばれる白色性雑音を入力信号に加えてデ
ィジタル信号処理すること、又はディザを加算し、しか
る後ディザを減算することは既に知られている（例え
ば、中島平太郎編、昭和５４年１１月２０日オーム社発
行「ディジタルオーディオ技術入門」第４６頁、又は日
本電子機械工業会発行「１９８３年電子工業技術大会資
料集」内の山崎芳男著「ディジタルオーディオの展
望」）。
（量子化出力と入力標本値との差）が問題になる。特に
入力信号レベルが低く量子化ステップ数が少ない場合に
は、量子化雑音は入力と強い相関を有し、雑音というよ
りも入力信号の一種の歪（高次高調波）となる。また、
たとえ入力信号レベルが高くとも、極くゆっくり変化す
る信号に対しては、量子化ステップが変化する。毎に不
快な雑音が発生する。上述の如き問題を解決するため
に、ディザと呼ばれる白色性雑音を入力信号に加えてデ
ィジタル信号処理すること、又はディザを加算し、しか
る後ディザを減算することは既に知られている（例え
ば、中島平太郎編、昭和５４年１１月２０日オーム社発
行「ディジタルオーディオ技術入門」第４６頁、又は日
本電子機械工業会発行「１９８３年電子工業技術大会資
料集」内の山崎芳男著「ディジタルオーディオの展
望」）。
情報信号にディザを加算してＤ／Ａ変換すると、量子化
ステップにバラツキのある直線性の悪いＤ／Ａ変換器を
使用したとしても、平均化されるために直線性が良くな
る。即ち、オーディオ信号においては、実質的に同一の
波形が複数回繰り返して発生するのが普通であり、この
複数の波形にディザを加算してＤ／Ａ変換すれば、複数
の同一波形の同一レベルの点がディザのために異なるレ
ベルになり、夫々がＤ／Ａ変換器の異なる量子化ステッ
プでＤ／Ａ変換されることになる。従って、Ｄ／Ａ変換
誤差又は非直線性の平均化作用が生じ、歪みの少ないＤ
／Ａ変換が達成される。なお、Ｄ／Ａ変換後にディザが
除去されるので、理論的にはディザが情報信号に含まれ
ない。
ステップにバラツキのある直線性の悪いＤ／Ａ変換器を
使用したとしても、平均化されるために直線性が良くな
る。即ち、オーディオ信号においては、実質的に同一の
波形が複数回繰り返して発生するのが普通であり、この
複数の波形にディザを加算してＤ／Ａ変換すれば、複数
の同一波形の同一レベルの点がディザのために異なるレ
ベルになり、夫々がＤ／Ａ変換器の異なる量子化ステッ
プでＤ／Ａ変換されることになる。従って、Ｄ／Ａ変換
誤差又は非直線性の平均化作用が生じ、歪みの少ないＤ
／Ａ変換が達成される。なお、Ｄ／Ａ変換後にディザが
除去されるので、理論的にはディザが情報信号に含まれ
ない。
従来のディザを加算及び減算する方式は、第３図に示す
如く、ディザ発生回路（１）から得られるディザ信号を
アナログ−ディジタル変換器即ちＡ／Ｄ変換器（２）で
ディジタル信号に変換し、これを加算回路（３）にてデ
ィジタル入力信号に加算（重畳）し、これにより得られ
るディザ加算ディジタル信号をディジタル−アナログ変
換器即ちＤ／Ａ変換器（４）でアナログ信号に変換し、
フィルタ（５）を通して減算回路（６）に送り、減算回
路（６）でディザ加算アナログ信号からディザを減算す
るように構成されている。
如く、ディザ発生回路（１）から得られるディザ信号を
アナログ−ディジタル変換器即ちＡ／Ｄ変換器（２）で
ディジタル信号に変換し、これを加算回路（３）にてデ
ィジタル入力信号に加算（重畳）し、これにより得られ
るディザ加算ディジタル信号をディジタル−アナログ変
換器即ちＤ／Ａ変換器（４）でアナログ信号に変換し、
フィルタ（５）を通して減算回路（６）に送り、減算回
路（６）でディザ加算アナログ信号からディザを減算す
るように構成されている。
［発明が解決しようとする課題］ しかし、第３図の従来の方式では、ディザ発生回路
（１）から減算回路（６）の一方の入力端子に至る通路
にはＡ／Ｄ変換器（２）と加算回路（３）とＤ／Ａ変換
器（４）とフィルタ（５）とが含まれているのに対し、
減算回路（６）の他方の入力端子はディザ発生回路
（１）に直接に接続されている。このため、減算回路
（６）の一方の入力端子のディザと他方の入力端子のデ
ィザとの間に位相差が生じる。また、減算回路（６）の
一方の入力端子のディザはＡ／Ｄ変換器（２）、Ｄ／Ａ
変換器（４）等を通るためにこれによる変換誤差を含
む。従って、減算回路（６）においてディザ加算アナロ
グ信号に含まれているディザ成分を十分に除去すること
が不可能になり、ディザを使用する効果を十分に発揮す
ることができない。
（１）から減算回路（６）の一方の入力端子に至る通路
にはＡ／Ｄ変換器（２）と加算回路（３）とＤ／Ａ変換
器（４）とフィルタ（５）とが含まれているのに対し、
減算回路（６）の他方の入力端子はディザ発生回路
（１）に直接に接続されている。このため、減算回路
（６）の一方の入力端子のディザと他方の入力端子のデ
ィザとの間に位相差が生じる。また、減算回路（６）の
一方の入力端子のディザはＡ／Ｄ変換器（２）、Ｄ／Ａ
変換器（４）等を通るためにこれによる変換誤差を含
む。従って、減算回路（６）においてディザ加算アナロ
グ信号に含まれているディザ成分を十分に除去すること
が不可能になり、ディザを使用する効果を十分に発揮す
ることができない。
そこで、本発明の目的は、ディザの効果を十分に得るこ
とができるディジタル−アナログ変換装置を提供するこ
とにある。
とができるディジタル−アナログ変換装置を提供するこ
とにある。
［課題を解決するための手段］ 上記目的を達成するための本発明は、ディジタル情報信
号を入力させるディジタル情報信号入力回路と、ディジ
タルディザ信号を発生するディジタルディザ信号発生回
路と、前記ディジタル情報信号入力回路と前記ディジタ
ルディザ信号発生回路とに接続され、前記ディジタル情
報信号と前記ディジタルディザ信号とを加算しディジタ
ルディザ加算情報信号と前記ディジタルディザ信号との
時分割多重信号を形成する時分割多重信号形成回路と、
前記時分割多重信号形成回路に接続され、前記時分割多
重信号をアナログ信号に変換し、前記ディジタルディザ
加算情報信号に対応するアナログディザ加算情報と前記
ディジタルディザ信号に対するアナログディザとを含む
アナログ時分割多重信号を得るためのディジタル−アナ
ログ変換器と、前記ディジタル−アナログ変換器の出力
端子に接続され、前記アナログ時分割多重信号に基づい
て前記アナログディザ加算情報を含む信号と前記アナロ
グディザを含む信号とを独立に得且つ前記アナログディ
ザ加算情報と前記アナログディザとを同一時間に配置
し、前記アナログディザ加算情報を含む信号から前記ア
ナログディザを含む信号を減算する回路とから成るディ
ジタル−アナログ変換装置に係わるものである。
号を入力させるディジタル情報信号入力回路と、ディジ
タルディザ信号を発生するディジタルディザ信号発生回
路と、前記ディジタル情報信号入力回路と前記ディジタ
ルディザ信号発生回路とに接続され、前記ディジタル情
報信号と前記ディジタルディザ信号とを加算しディジタ
ルディザ加算情報信号と前記ディジタルディザ信号との
時分割多重信号を形成する時分割多重信号形成回路と、
前記時分割多重信号形成回路に接続され、前記時分割多
重信号をアナログ信号に変換し、前記ディジタルディザ
加算情報信号に対応するアナログディザ加算情報と前記
ディジタルディザ信号に対するアナログディザとを含む
アナログ時分割多重信号を得るためのディジタル−アナ
ログ変換器と、前記ディジタル−アナログ変換器の出力
端子に接続され、前記アナログ時分割多重信号に基づい
て前記アナログディザ加算情報を含む信号と前記アナロ
グディザを含む信号とを独立に得且つ前記アナログディ
ザ加算情報と前記アナログディザとを同一時間に配置
し、前記アナログディザ加算情報を含む信号から前記ア
ナログディザを含む信号を減算する回路とから成るディ
ジタル−アナログ変換装置に係わるものである。
［発明の作用効果］ 本発明によれば、情報信号に加算されたディザと減算の
ために必要になるディザとの両方が同一のディジタル−
アナログ変換器でアナログ信号に変換されるので、両者
の位相ずれを少なくすること、及びＤ／Ａ変換誤差及び
オフセット電圧を同一にすることが可能になる。従っ
て、ディザ加算情報信号からディザ成分を十分に除去
し、ディザが実質的に残存しない情報信号を得ることが
できる。
ために必要になるディザとの両方が同一のディジタル−
アナログ変換器でアナログ信号に変換されるので、両者
の位相ずれを少なくすること、及びＤ／Ａ変換誤差及び
オフセット電圧を同一にすることが可能になる。従っ
て、ディザ加算情報信号からディザ成分を十分に除去
し、ディザが実質的に残存しない情報信号を得ることが
できる。
次に、第１図及び第２図を参照して本発明の実施例に係
わるデイジタル−アナログ変換装置について述べる。第
１図において、(11)はデイジタル入力端子であり、オー
デイオ信号をデイジタル信号に変換したデイジタル情報
信号をパラレル形式で入力させる部分である(12)は第１
のゲート回路であり、入力端子(11)から供給されるデイ
ジタル情報信号を、制御回路(13)から与えられる第２図
(B)の制御信号に応答して選択的に通過させるものであ
る。この実施例では第２図(A)に示す１サンプリング時
間ＴAを半分に時分割した第１の時間ＴBに発生する高レ
ベルパルスに応答して第１のゲート回路(12)は１サンプ
リングのデイジタル情報信号を通過させる。
わるデイジタル−アナログ変換装置について述べる。第
１図において、(11)はデイジタル入力端子であり、オー
デイオ信号をデイジタル信号に変換したデイジタル情報
信号をパラレル形式で入力させる部分である(12)は第１
のゲート回路であり、入力端子(11)から供給されるデイ
ジタル情報信号を、制御回路(13)から与えられる第２図
(B)の制御信号に応答して選択的に通過させるものであ
る。この実施例では第２図(A)に示す１サンプリング時
間ＴAを半分に時分割した第１の時間ＴBに発生する高レ
ベルパルスに応答して第１のゲート回路(12)は１サンプ
リングのデイジタル情報信号を通過させる。
(14)はアナログのデイザ信号発生回路であり、白色性雑
音即ちデイザを発生する回路である。(15)はA/D変換器
であり、デイザ信号発生回路(14)から得られるアナログ
のデイザ信号をデイジタル化したデイジタル化デイザ信
号を発生する回路である。このA/D変換器(15)には、制
御回路(13)から第２図(A)の１サンプリング時間ＴAのパ
ルスが供給され、この時間ＴAに対応してデイジタル化
デイザ信号が送出される。
音即ちデイザを発生する回路である。(15)はA/D変換器
であり、デイザ信号発生回路(14)から得られるアナログ
のデイザ信号をデイジタル化したデイジタル化デイザ信
号を発生する回路である。このA/D変換器(15)には、制
御回路(13)から第２図(A)の１サンプリング時間ＴAのパ
ルスが供給され、この時間ＴAに対応してデイジタル化
デイザ信号が送出される。
加算回路(16)は第１のゲート回路(12)の出力とA/D変換
器(15)の出力とをデイジタル加算する。第１のゲート回
路(12)からは第２図(B)の第１の時間ＴBに対応してデイ
ジタル情報信号が出力され、A/D変換器(15)からは第２
図(A)のサンプリング時間ＴAにおいてデイジタル化デイ
ザ信号が出力されるので、加算回路(16)は第１の時間Ｔ
B内にデイジタル情報信号にデイジタル化デイザ信号を
加算したデイザ加算情報信号を出力し、デイジタル情報
信号が入力しない第２図(C)の第２の時間ＴCにはデイジ
タル化デイザ信号のみを出力する。これにより、デイザ
加算情報信号とデイザ信号の時分割電送が達成される。
器(15)の出力とをデイジタル加算する。第１のゲート回
路(12)からは第２図(B)の第１の時間ＴBに対応してデイ
ジタル情報信号が出力され、A/D変換器(15)からは第２
図(A)のサンプリング時間ＴAにおいてデイジタル化デイ
ザ信号が出力されるので、加算回路(16)は第１の時間Ｔ
B内にデイジタル情報信号にデイジタル化デイザ信号を
加算したデイザ加算情報信号を出力し、デイジタル情報
信号が入力しない第２図(C)の第２の時間ＴCにはデイジ
タル化デイザ信号のみを出力する。これにより、デイザ
加算情報信号とデイザ信号の時分割電送が達成される。
(17)は抵抗ラダー型のD/A変換器であり、加算回路(16)
から時分割形式で与えられるデイザ加算情報信号とデイ
ザ信号とを時分割でD/A変換し、アナログのデイザ加算
情報信号を第１の時間ＴBに対応させて出力し、アナロ
グのデイザ信号を第２の時間ＴCに対応させて出力す
る。
から時分割形式で与えられるデイザ加算情報信号とデイ
ザ信号とを時分割でD/A変換し、アナログのデイザ加算
情報信号を第１の時間ＴBに対応させて出力し、アナロ
グのデイザ信号を第２の時間ＴCに対応させて出力す
る。
(18)は第２のゲート回路であり、制御回路(13)から与え
られる第２図(B)の第１の時間ＴBのパルスに応答してＤ
／Ａ変換器(17)の出力からデイザ加算情報信号を抽出す
るものである。Ｄ／Ａ変換器(17)は第１の時間ＴBに対
応してデイザ加算情報信号を出力するので、この第１の
時間ＴBにゲート回路(18)をオンにすることによつてデ
イザ加算情報信号のみが通過する。
られる第２図(B)の第１の時間ＴBのパルスに応答してＤ
／Ａ変換器(17)の出力からデイザ加算情報信号を抽出す
るものである。Ｄ／Ａ変換器(17)は第１の時間ＴBに対
応してデイザ加算情報信号を出力するので、この第１の
時間ＴBにゲート回路(18)をオンにすることによつてデ
イザ加算情報信号のみが通過する。
(19)はホールド回路であり、第２のゲート回路(18)から
得られるデイザ加算情報信号を少なくとも１サンプリン
グ時間ＴAは保持するものである。
得られるデイザ加算情報信号を少なくとも１サンプリン
グ時間ＴAは保持するものである。
(20)は第３のゲート回路であり、制御回路(13)から与え
られる第２図(C)の第２の時間ＴCのパルスに応答してＤ
／Ａ変換器(17)の出力に含まれているデイザ信号を抽出
するものである。
られる第２図(C)の第２の時間ＴCのパルスに応答してＤ
／Ａ変換器(17)の出力に含まれているデイザ信号を抽出
するものである。
(21)は第４のゲート回路であり、制御回路(13)から与え
られる第２図(C)の第２の時間ＴCのパルス応答してホー
ルド回路(19)で保持されているデイザ加算情報信号を第
２の時間ＴCに同期して通過させる回路である。
られる第２図(C)の第２の時間ＴCのパルス応答してホー
ルド回路(19)で保持されているデイザ加算情報信号を第
２の時間ＴCに同期して通過させる回路である。
(22)は減算回路であり、第４のゲート回路(21)から得ら
れるデイザ加算情報信号と第３のゲート回路(20)から得
られるデイザ信号とのアナログ減算処理をする回路であ
る。
れるデイザ加算情報信号と第３のゲート回路(20)から得
られるデイザ信号とのアナログ減算処理をする回路であ
る。
(23)はフイルタであり、減算回路(22)から第２の時間Ｔ
Cに対応して得られるアナログ信号に基づいて第２の時
間ＴCの相互間を補間した形態のアナログ出力信号を、
出力端子(24)に送出するものである。
Cに対応して得られるアナログ信号に基づいて第２の時
間ＴCの相互間を補間した形態のアナログ出力信号を、
出力端子(24)に送出するものである。
第１図のＤ／Ａ変換装置の入力端子(11)にオーデイオ信
号をＰＣＭ化したデイジタル情報信号が入力すると、加
算回路(16)の出力段にデイジタル化デイザ加算情報信号
とデイジタル化デイザ信号とが時分割形態で得られ、こ
れ等が同一のD/A変換器(17)でアナログ信号に変換され
る。このため、デイザ加算情報信号のＤ／Ａ変換誤差と
デイザ信号のD/A変換誤差との間に実質的な差が生じな
い。D/A変換器(17)の出力はデイザ加算情報信号とデイ
ザ信号に分離され、デイザ加算情報信号からデイザが減
算される。減算回路(22)の一方の入力と他方の入力とは
同一のＤ／Ａ変換器(17)に基づいて得るので、一方の入
力に含まれるＤ／Ａ変換誤差と他方の入力に含まれるＤ
／Ａ変換誤差との間に相違が実質的に生じない。このた
め、Ｄ／Ａ変換誤差の相違に基づく雑音又は歪の発生が
大幅に少なくなる。
号をＰＣＭ化したデイジタル情報信号が入力すると、加
算回路(16)の出力段にデイジタル化デイザ加算情報信号
とデイジタル化デイザ信号とが時分割形態で得られ、こ
れ等が同一のD/A変換器(17)でアナログ信号に変換され
る。このため、デイザ加算情報信号のＤ／Ａ変換誤差と
デイザ信号のD/A変換誤差との間に実質的な差が生じな
い。D/A変換器(17)の出力はデイザ加算情報信号とデイ
ザ信号に分離され、デイザ加算情報信号からデイザが減
算される。減算回路(22)の一方の入力と他方の入力とは
同一のＤ／Ａ変換器(17)に基づいて得るので、一方の入
力に含まれるＤ／Ａ変換誤差と他方の入力に含まれるＤ
／Ａ変換誤差との間に相違が実質的に生じない。このた
め、Ｄ／Ａ変換誤差の相違に基づく雑音又は歪の発生が
大幅に少なくなる。
本発明は上述の実施例に限定されるものでなく、変形可
能なものである。例えば、アナログのデイザ信号発生回
路(14)とＡ／Ｄ変換器(15)との組み合せによつてデイジ
タル化デイザ信号発生回路を形成せずに、直接にデイジ
タル化デイザを発生する回路を設けてもおい。また、１
サンプリング時間内の信号配置をデイザが先になるよう
にしてもよい。
能なものである。例えば、アナログのデイザ信号発生回
路(14)とＡ／Ｄ変換器(15)との組み合せによつてデイジ
タル化デイザ信号発生回路を形成せずに、直接にデイジ
タル化デイザを発生する回路を設けてもおい。また、１
サンプリング時間内の信号配置をデイザが先になるよう
にしてもよい。
第１図は本発明の実施例に係わるデイジタル−アナログ
変換装置を示すブロック図、第２図は第１図の各部の波
形図、第３図は従来のデイジタル−アナログ変換装置を
示すブロック図である。 (11)……入力端子、(12)……第１のゲート回路、(14)…
…デイザ発生回路、(15)……A/D変換器、(16)……加算
回路、(17)……D/A変換器、(18)……第２のゲート回
路、(19)……ホールド回路、(20)……第３のゲート回
路、(21)……第４のゲート回路、(22)……減算回路、(2
3)……フイルタ、(24)……出力端子。
変換装置を示すブロック図、第２図は第１図の各部の波
形図、第３図は従来のデイジタル−アナログ変換装置を
示すブロック図である。 (11)……入力端子、(12)……第１のゲート回路、(14)…
…デイザ発生回路、(15)……A/D変換器、(16)……加算
回路、(17)……D/A変換器、(18)……第２のゲート回
路、(19)……ホールド回路、(20)……第３のゲート回
路、(21)……第４のゲート回路、(22)……減算回路、(2
3)……フイルタ、(24)……出力端子。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−168323（ＪＰ，Ａ) 特開 昭55−13583（ＪＰ，Ａ) 特開 昭57−93726（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ディジタル情報信号を入力させるディジタ
ル情報信号入力回路と、 ディジタルディザ信号を発生するディジタルディザ信号
発生回路と、 前記ディジタル情報信号入力回路と前記ディジタルディ
ザ信号発生回路とに接続され、前記ディジタル情報信号
と前記ディジタルディザ信号とを加算したディジタルデ
ィザ加算情報信号と前記ディジタルディザ信号との時分
割多重信号を形成する時分割多重信号形成回路と、 前記時分割多重信号形成回路に接続され、前記時分割多
重信号をアナログ信号に変換し、前記ディジタルディザ
加算情報信号に対応するアナログディザ加算情報と前記
ディジタルディザ信号に対するアナログディザとを含む
アナログ時分割多重信号を得るためのディジタル−アナ
ログ変換器と、 前記ディジタル−アナログ変換器の出力端子に接続さ
れ、前記アナログ時分割多重信号に基づいて前記アナロ
グディザ加算情報を含む信号と前記アナログディザを含
む信号とを独立に得且つ前記アナログディザ加算情報と
前記アナログディザとを同一時間に配置し、前記アナロ
グディザ加算情報を含む信号から前記アナログディザを
含む信号を減算する回路と、 から成るディジタル−アナログ変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277690A JPH0611117B2 (ja) | 1984-12-31 | 1984-12-31 | ディジタル−アナログ変換装置 |
| US06/810,975 US4686509A (en) | 1984-12-31 | 1985-12-19 | Digital to analog conversion method and system with the introduction and later removal of dither |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277690A JPH0611117B2 (ja) | 1984-12-31 | 1984-12-31 | ディジタル−アナログ変換装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14329692A Division JPH05152952A (ja) | 1992-05-08 | 1992-05-08 | デイジタル・アナログ変換方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61159826A JPS61159826A (ja) | 1986-07-19 |
| JPH0611117B2 true JPH0611117B2 (ja) | 1994-02-09 |
Family
ID=17586943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59277690A Expired - Fee Related JPH0611117B2 (ja) | 1984-12-31 | 1984-12-31 | ディジタル−アナログ変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4686509A (ja) |
| JP (1) | JPH0611117B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4916449A (en) * | 1985-07-09 | 1990-04-10 | Teac Corporation | Wide dynamic range digital to analog conversion method and system |
| JPS63224521A (ja) * | 1987-03-13 | 1988-09-19 | Nippon Precision Saakitsutsu Kk | Ｄ／ａ変換装置 |
| JPH02301327A (ja) * | 1989-05-16 | 1990-12-13 | Pioneer Electron Corp | ディジタル・アナログ変換回路 |
| US4994803A (en) * | 1989-11-27 | 1991-02-19 | Hewlett-Packard Company | Random number dither circuit for digital-to-analog output signal linearity |
| US5612943A (en) * | 1994-07-05 | 1997-03-18 | Moses; Robert W. | System for carrying transparent digital data within an audio signal |
| GB2330707B (en) * | 1997-10-23 | 2001-10-24 | Nokia Mobile Phones Ltd | Digital to analogue converter |
| US10459477B2 (en) * | 2017-04-19 | 2019-10-29 | Seagate Technology Llc | Computing system with power variation attack countermeasures |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1218015A (en) * | 1967-03-13 | 1971-01-06 | Nat Res Dev | Improvements in or relating to systems for transmitting television signals |
| US3999129A (en) * | 1975-04-16 | 1976-12-21 | Rolm Corporation | Method and apparatus for error reduction in digital information transmission systems |
| JPS5513583A (en) * | 1978-07-13 | 1980-01-30 | Sanyo Electric Co Ltd | Analogue-digital converter circuit |
| JPS5793726A (en) * | 1980-12-03 | 1982-06-10 | Sony Corp | A/d converter |
| JPS58168323A (ja) * | 1982-03-29 | 1983-10-04 | Yoshio Yamazaki | 信号量子化装置 |
-
1984
- 1984-12-31 JP JP59277690A patent/JPH0611117B2/ja not_active Expired - Fee Related
-
1985
- 1985-12-19 US US06/810,975 patent/US4686509A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4686509A (en) | 1987-08-11 |
| JPS61159826A (ja) | 1986-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0611114B2 (ja) | アナログ−ディジタル変換装置 | |
| US4812846A (en) | Dither circuit using dither including signal component having frequency half of sampling frequency | |
| US4751496A (en) | Wide dynamic range analog to digital conversion method and system | |
| US4633483A (en) | Near-instantaneous companding PCM involving accumulation of less significant bits removed from original data | |
| GB2202100A (en) | Analogue-to-digital converter | |
| JPH05268082A (ja) | アナログ・ディジタル変換器 | |
| EP0234757B1 (en) | Noise reduction circuit for video signal | |
| US5701124A (en) | 1-bit signal processing apparatus capable of amplitude modulation and recording or reproducing apparatus having loaded thereon the signal processing apparatus | |
| US4845498A (en) | Wide dynamic range digital to analog conversion method and systems | |
| US4864305A (en) | D/A converter | |
| JPH0611117B2 (ja) | ディジタル−アナログ変換装置 | |
| US4542369A (en) | Digital-to-analog converting device | |
| US4916449A (en) | Wide dynamic range digital to analog conversion method and system | |
| JPH0469455B2 (ja) | ||
| JPH0738591B2 (ja) | デイジタル―アナログ変換装置 | |
| JPH05152952A (ja) | デイジタル・アナログ変換方法 | |
| JPH0254972B2 (ja) | ||
| JPH05152951A (ja) | アナログ・デイジタル変換方法 | |
| US5473697A (en) | Echo generating apparatus | |
| US5161032A (en) | Velocity error generator with first-order interpolation | |
| JP2550839B2 (ja) | ディジタル−アナログ変換装置 | |
| JPH0555917A (ja) | Ａ／ｄコンバータ | |
| JPH0446016B2 (ja) | ||
| JPH0810829B2 (ja) | デイジタル―アナログ変換装置 | |
| JPH0644711B2 (ja) | アナログ−デイジタル変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |