JPH0611128B2 - プレジオクロナス整合装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は国際電信電話諮問委員会(CCIT)勧告Ｇ・811
号に規定されるような、共に周波数精度が±１×10^-11
以内の正確なクロック周波数を持つ２つのディジタル信
号系の間で信号の授受を行なう場合に、両系の伝送速度
の差を補正するプレジオクロナス整合装置、特にそのイ
ンターフェース回路に関するものである。

〔従来の技術〕

まず、プレジオクロナス整合装置とは上述のように、許
容されるクロック周波数の差が極めて小さな２つのディ
ジタル信号系の間にあって、両系の伝送ビットの差の累
計が、予め定められた所定の値に至った時、一定時間分
に相当するディジタルデータ信号を読み捨て或は２度読
みする事により、両系の間のデータ伝送速度を整合しよ
うとする装置である。

第３図にプレジオクロナス整合装置の概念を示す。プレ
ジオクロナス整合装置は図示の通り仮想的にリング状の
構成を持つメモリ装置にたとえられる。入力信号は書き
込みデータとして、このメモリに書き込まれ、読み出し
データが出力信号としてとり出される。同図において、
このリング状メモリは０番地からｎ−１番地までの合計
ｎ番地のアドレスを持ち、入力信号が書き込みデータと
してｗ番地に書き込まれ、出力信号は読み出しデータと
してｒ番地から読み出されているところである。又、書
き込み、読み出しの順序は共に時計廻り方向に進んで行
くものである。

入力側の系のデータ伝送速度と出力側の系のデータ伝送
速度が一致している時、書き込み番地と読み出し番地の
相対的な位置はこのリング状メモリのどの位置にあって
も一定の距離関係を保つため、データの読み出しは常に
書き込みアドレスのｗ−ｒ番地後ろのアドレスで行なわ
れる事になるが、入力側の系のデータ伝送速度と出力側
の系のデータ伝送速度に差があると、書き込み番地と読
み出し番地の相対的な距離は時間と共に変わって行き、
前者が後者より速い場合は書き込み番地が読み出し番地
に追っていて行く事になり、逆に前者が後者より遅い時
は読み出し番地が書き込み番地に追いついて行く事にな
る。この現象を読み出し側番地を基準にして考えると、
前者が後者より速い場合には書き込み番地が進んで行
き、相対的に時計廻りに読み出し番地に近付いて行く事
になり、逆に前者が後者より遅い場合には、書き込み番
地が遅れて行き、相対的に反時計廻りに読み出し番地に
近付いて行く事になる。両アドレスの距離は時間と共に
減少し、放置しておけばやがて書き込み、読み出し両番
地が重さなり合い、遂には追い越してしまう事になる
が、この事は、書き込速度の方が相対的に速い場合に
は、リングバッファ一周分のデータが読み捨てられる事
になり、逆に読み出し速度の方が相対的に速い後者の場
合には、リングバッファ一周分に相当する既に一度読み
出されたデータを２度読みする事を意味する。伝送速度
に差がある以上、何等かの形でデータの読み捨て又は２
度読みが発生するのは止むを得ないが、読み捨て、又は
２度読みが行なわれるデータの範囲に何らの規則性もな
ければ、信号処理上不都合が極めて多い。このデータの
読み捨て又は２度読みを行なう単位を予め定められた規
則に従った切れ目を持つように制御すすと云うのが、プ
レジオクロナス整合装置の目的である。この一定単位と
して例えばＰＣＭ電話回線のディジタル信号におけるサ
ンプル単位、フレーム単位もしくはマルチフレーム単位
のように一定の周期的な性格を持った単位を選ぶのが普
通である。第３図において例えば読み捨て又は２度読み
のスリップを行なう単位を１フレームのデータに相当す
るｊ番地分のデータとし、又データのスリップを起こさ
せる為の書き込み、読み出しアドレス接近検出のスレッ
ショルドを２アドレス差とする。書き込みが読み出しよ
り速く、書き込みアドレスが、時計廻りに読み出しアド
レスに近付いて来たとする。今読み出しアドレスがある
フレームの最後のアドレスｒ−１番地にある時、書き込
みアドレスが２アドレス隣のｒ−３番地まで近付いて来
たとする。通常であれば読み出しアドレスはｒ番地へ進
む所であるが、この場合はスリップ制御により、読み出
し番地を１フレーム分先のｒ＋ｊ番地へ進める事とな
る。又、逆に書き込みが読み出しより遅く、書き込みア
ドレスが反時計廻りに読み出しアドレスに近付いて来た
場合を考える。今、読み出しアドレスが、あるフレーム
の最後のアドレスr+j-1番地に来た時、書き込みアドレ
スが、まだ２アドレス前のr+j+1番地にいたとする。こ
の時通常であればｒ＋ｊ番地へ進む読み出しアドレスは
スリップ制御により元のフレームの先頭アドレスである
ｒ番地へ戻る事となる。このようにして、予め定めされ
た範囲以内に書き込み、読み出しアドレスが近付いて来
た時、同じく予め定められたデータの切れ目で、予め定
められた分量のデータだけ、読み捨て又は２度読みのス
リップ制御を規則的に行なう事により、わずかに伝送速
度の異なる２つのディジタル信号系のデータ伝送速度を
整合させようとするのが、プレジオクロナス整合装置で
ある。

次に、上述のプレジオクロナス整合装置のインターフェ
ース回路について双方向通信を例に説明する。なお、ス
リップ制御の単位としてフレーム同期を採用した場合を
示す。第４図は従来のインターフェース回路を示すブロ
ック図示であり、(1)は一方のディジタル信号系から送
られて来る入力データ信号、(2)は入力データ信号(1)か
らクロック信号を抽出するクロック抽出回路、(3)は抽
出クロック信号、(4)は入力データ信号(1)の入力断を検
出する入力断検出回路、(5)は入力断警報信号、(6)は入
力データ信号のフレーム周期を検出するフレーム抽出回
路、(7)は抽出フレーム信号、(8)はフレーム断警報信
号、(9)は上述のリング状メモリ機能を有する入力バッ
ファメモリ回路、(10)は一方のディジタル信号系に対す
る他方のディジタル信号系のクロック信号、(11)は同じ
く他方のディジタル信号系の読み出しフレーム信号、(1
2)は他方のディジタル信号系への読み出しデータ信号、
(13)は上述のリング状メモリ機能を有する出力バッファ
メモリ回路、(14)は他方のディジタル信号系からの書き
込みデータ信号、(15)は同じく書き込みフレーム信号、
(16)は送出フレーム生成回路、(17)は送出フレーム信
号、(18)は読み出しデータ信号、(19)は送出フレームコ
ード信号、(20)は送出フレーム挿入回路、(21)は一方の
ディジタル信号系への出力データ信号である。

次に動作について説明する。わずかにクロック速度の異
なる２つのディジタル信号系との間でデータの授受を行
なう際にインターフェース回路は、接続される一方のデ
ィジタル信号系（相手）のクロック速度で動作してい
る。その相手先クロック信号、フレーム信号は専用の回
線を使用して直接与える場合もあるが、通常は相手装置
から入力されるデータ信号(1)からそのクロック信号(3)
及びフレーム信号(7)を抽出して用いる方式が採られて
いる。

入力データ信号(1)は、クロック抽出回路(2)、入力断検
出回路(4)、フレーム抽出回路(6)及び入力バッファメモ
リ回路(9)に印加される。クロック抽出回路(2)は例えば
並列共振回路による波器とアナログ−ディジタルコン
パレータで構成され、入力データ信号中の相手装置のク
ロック周波数成分を抽出し、ディジタル信号レベルの抽
出クロック信号(3)として出力する。抽出クロック信号
(3)はフレーム抽出回路(6)、入力バッファメモリ回路
(9)、出力バッファメモリ回路(13)及び送出フレーム生
成回路(16)に供給される。一方、入力断検出回路(4)は
入力データ信号のレベル変化が、予め定められた一定時
間以上検知されない時、入力データ信号が断状態にある
と判定し、入力断警報信号(5)を発生してオペレータに
回線異常を通報する。このときクロック抽出回路(2)
は、この入力断を判定するに至る予め定められた時間の
間、入力データ信号にレベル変化が存在しない場合でも
内蔵するタンク回路に貯えられた抽出クロック周波数成
分のエネルギーにより、少なくとも入力断警報信号(5)
が発生されるまでは安定した抽出クロック信号(3)を出
力することができるものである。

フレーム抽出回路(6)は、入力データ信号(1)中の特定ビ
ットのパターン系列あるいは符号則の規則的な違反など
のフレームコードを検出することにより、入力データ信
号(1)系列のフレームを検出し、抽出フレーム信号(7)と
して、入力バッファメモリ回路(9)におよび送出フレー
ム生成回路(16)へ出力している。又入力データ信号(1)
からフレームコードを検出できない状態が予め定められ
た一定期間連続すれば、フレーム断警報信号(8)を出力
し、オペレータに回線異常を通報する。フレーム断警報
信号(8)は、フレームコードが別に定められた一定期間
以上検出されるようになれば停止される。フレーム断警
報信号(8)が送出される状態であっても、抽出クロック
信号(3)が連続して供給されておれば、抽出フレーム信
号(7)は入力データ信号(1)にフレームコードが正常に挿
入されていた場合に検出が予想されるタイミングで出力
され続けるものである。入力バッファメモリ回路(9)に
おいては、抽出クロック信号(3)及び抽出フレーム信号
(7)を基にして入力データ信号(1)が内蔵されるバッファ
メモリに書き込まれる。書き込まれた信号は、他方のデ
ィジタル信号系が動作しているクロック信号(10)及び読
み出しフレーム信号(11)を基にして規則的に読み出され
ている。ここで、一方のディジタル信号系の抽出クロッ
ク信号(3)及び他方のディジタル信号系のクロック信号
(10)は上述のようにその周波数は極めて近い値であるが
異っているので、入力バッファメモリ回路(9)は上述の
スリップ制御を施すことにより両ディジタル信号系の伝
送速度の整合を図る。

出力バッファメモリ回路(13)における動作も、入力バッ
ファメモリ回路(9)の動作と同様であり、他方のディジ
タル信号系のクロック信号(10)及び書き込みフレーム信
号(15)に基づいて書き込みデータ信号(14)が内蔵するバ
ッファメモリに書き込まれる。このバッファメモリから
の読み出しは相手装置の抽出クロック信号(3)及び送出
フレーム信号(17)に基づいて実施され読み出しデータ信
号(18)として出力される。送出フレーム信号(17)は送出
フレーム生成回路(16)で抽出フレーム信号(7)に基づい
て発生される。また送出フレーム生成回路(16)は、出力
バッファメモリ回路(13)からのデータ読み出しタイミン
グに合わせて出力データ信号(21)に必要な所定の送出フ
レームコード信号(19)を発生する。送出フレーム挿入回
路(20)は出力バッファメモリ回路(13)から読み出された
読み出しデータ信号(18)を相手装置への出力データ信号
(21)として送出するために送出フレーム生成回路(16)か
ら出力される送出フレームコード信号に基づき、フレー
ムコードを例えば特定ビットのパターン系列、或は符号
則の規則的な違反と云う形で読み出しデータ信号(18)に
挿入して出力する。出力データ信号(21)はインターフェ
ース回路に接続される相手装置への出力信号として伝送
される。

〔発明が解決しようとする問題点〕

従来のプレジオクロナス整合装置は以上のように構成さ
れているので、入力データ信号(1)に入力断状態が発生
した場合、抽出クロック信号(3)が消滅してしまい、そ
れらを用いているフレーム抽出回路(6)、入力バッファ
メモリ回路(9)、出力バッファメモリ回路(13)及び送出
フレーム生成回路(16)が正常に動作出来なくなり機器動
作異常状態に陥ると共に、出力データ信号(21)が送出さ
れなくなるため、相手装置のインターフェース回路にお
いて入力断を検出せしめると云う問題点があった。

この発明は、かかる問題点を解決するためになされたも
ので、一方のディジタル信号系からの入力データ信号に
入力断状態が発生しても、このディジタル信号系のクロ
ック信号を必要とする各回路は動作異常状態に陥るのを
防止できるインターフェース装置を得ることを目的とす
る。

〔問題点を解決するための手段〕

この発明にかかるインターフェース装置は、一方のディ
ジタル信号系からの入力データ信号に入力断が発生する
と、この入力データ信号から抽出されるクロック信号に
替えて、他方のディジタル信号系のクロック信号をクロ
ック源とするためのクロック源選択回路を設けたもので
ある。

〔作用〕

この発明においては、クロック源選択回路が絶えずクロ
ック源を供給するから、一方のディジタル信号系のクロ
ック信号が消滅しても、そのクロック信号が回復される
まで他方のディジタル信号系のクロック信号で各回路の
動作異常を防止する。

〔実施例〕

第１図はこの発明の一実施例を示す回路図であり、(1)
〜(21)は上記従来装置の同一又は相当部分である。同図
において、(22)は入力断警報信号(5)に制御されて入力
データ信号(1)又は他方のディジタル信号系のクロック
信号(10)のいづれかを選択するクロック源選択回路、(2
3)はその出力であるクロック成分信号である。

次にこの実施例の動作について説明する。クロック抽出
回路(2)、入力断検出回路(4)及びクロック源選択回路(2
2)の動作を除いては従来装置と同一であるためその動作
説明は省略する。入力断検出回路(4)は従来装置と同様
に入力データ信号(1)のレベル変化が一定時間以上検知
されない時、入力断として入力断警報信号(5)を発生し
オペレータに回線異常を通報すると共に、クロック源選
択回路(22)に印加する。クロック源選択回路(22)には一
方のディジタル信号系の入力データ信号(1)及び他方の
ディジタル信号系のクロック信号(10)の２つの信号が被
選択信号として印加される。従って入力断検出回路(4)
から印加される入力断警報信号(5)が有意でない状態で
は、クロック源選択回路(22)は入力データ信号(1)を選
択し、クロック成分信号(23)として出力するが、入力断
警報信号(5)が有意（つまり入力データ信号(1)に入力断
が発生）になれば入力データ信号(1)に替えてクロック
信号(10)を選択し、クロック成分信号(23)として出力す
る。クロック成分信号(23)は、クロック抽出回路(2)に
印加されクロック抽出回路(2)においては従来装置の場
合と同様にクロック成分信号(23)に含まれるクロック周
波数成分を波して選択抽出しディジタル信号レベルの
抽出クロック信号(3)としてフレーム抽出回路(6)、入力
バッファメモリ回路(9)、出力バッファメモリ回路(13)
及び送出フレーム生成回路(16)に供給する。

つまり、入力データ信号(1)が入力断となれば、入力デ
ータ信号(1)が含んでいるクロック周波数成分に極めて
近い周波数を持つ他方のクロック信号(10)のクロック成
分信号(23)が抽出クロック信号(3)のエネルギー源とな
り、入力断警報信号(5)の発生に伴ないオペレータによ
る処置等がとられるまでの間、各回路の動作を持続され
ることになる。

なお、上記実施例では送出フレーム生成回路(16)は抽出
クロック信号(3)抽出フレーム信号(7)に基づいて送出フ
レーム信号(17)及び送出フレームコード信号(19)を発生
しているが、必ずしも抽出フレーム信号との間に特定の
時間関係にある送出フレームを作成する必要はなく、抽
出クロック信号(3)にのみ基づき、抽出クロック信号(3)
を分周することによって定まる抽出フレーム信号(7)に
対し時間的には任意に位置にある同一周期の送出フレー
ムを生成し、送出フレーム信号(17)及び送出フレームコ
ード信号(19)を発生してもよい。

この場合の実施例は第３図に示す通りとなる。

〔発明の効果〕

以上のようにこの発明によれば、一方のディジタル信号
系からの入力断状態においてはこの系のクロック信号に
替えて他方のディジタル信号系のクロック信号をクロッ
ク源として利用するように構成したので、そのクロック
源で動作する各回路が異常状態に陥るのを防止すると共
に、一方のディジタル信号系への出力データ信号は正常
に出力できるプレジオクロナス整合装置が得られる効果
がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるインターフェース装
置を示す回路図、第２図はこの発明の他の実施例による
インターフェース装置を示す回路図、第３図はプレジオ
クロナス同期式通信のメモリ概念を示すブロック図、第
４図は従来のインターフェース装置を示す回路図であ
る。 図において、(2)はクロック抽出回路、(4)は入力断検出
回路、(22)はクロック源選択回路である。図中、同一符
号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】２つのディジタル信号系の間でバッファメ
   モリ回路を介してデータを授受し、予め定められた一定
   の周期性をもった単位のデータ信号を２度読みあるいは
   読み捨てることによって両系のデータ伝送速度の差を整
   合するプレジオクロナス整合装置において、上記バッフ
   ァメモリ回路に対しアクセスするためのクロック信号を
   一方のディジタル信号系からの入力データ信号に基づい
   て抽出するクロック抽出回路と、前記入力データ信号の
   入力断を検出する入力断検出回路と、この入力断が検出
   されると上記入力データ信号に替えて他方のディジタル
   信号系のクロック信号を上記クロック抽出回路に印加す
   るクロック源選択回路とを備えたプレジオクロナス整合
   装置。