JPH06112158A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06112158A JPH06112158A JP25693892A JP25693892A JPH06112158A JP H06112158 A JPH06112158 A JP H06112158A JP 25693892 A JP25693892 A JP 25693892A JP 25693892 A JP25693892 A JP 25693892A JP H06112158 A JPH06112158 A JP H06112158A
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- metal
- ion
- metal silicide
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Abstract
(57)【要約】
【目的】 微細化されたＳｉ系半導体領域に低抵抗の金
属シリサイドを形成することができる、半導体装置の製
造方法を提供する。 【構成】 金属シリサイド層形成工程として、Ａｒをイ
オン注入することによってｎ＋拡散層１２およびゲート
電極１３の表面にＡｒ注入層１５を形成する工程と、全
面にチタン膜１６を形成する工程と、ｎ＋拡散層１２お
よびゲート電極１３とチタン膜１６との界面にアニール
により準安定な金属シリサイド相であるＴｉＳｉ2 （Ｃ
49）膜１７を形成する工程と、ＴｉＳｉ2 （Ｃ49）膜１
７とならなかった部分からなる混合層１８を選択的に除
去する工程と、アニールによりＴｉＳｉ2 （Ｃ49）膜１
７に相転移を生じさせてＴｉＳｉ2 （Ｃ54）膜１９を形
成する工程とを含む。
属シリサイドを形成することができる、半導体装置の製
造方法を提供する。 【構成】 金属シリサイド層形成工程として、Ａｒをイ
オン注入することによってｎ＋拡散層１２およびゲート
電極１３の表面にＡｒ注入層１５を形成する工程と、全
面にチタン膜１６を形成する工程と、ｎ＋拡散層１２お
よびゲート電極１３とチタン膜１６との界面にアニール
により準安定な金属シリサイド相であるＴｉＳｉ2 （Ｃ
49）膜１７を形成する工程と、ＴｉＳｉ2 （Ｃ49）膜１
７とならなかった部分からなる混合層１８を選択的に除
去する工程と、アニールによりＴｉＳｉ2 （Ｃ49）膜１
７に相転移を生じさせてＴｉＳｉ2 （Ｃ54）膜１９を形
成する工程とを含む。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より詳細には、シリコン系半導体領域上に金属
シリサイドを選択的に形成する工程を含む半導体装置の
製造方法に関するものである。
に関し、より詳細には、シリコン系半導体領域上に金属
シリサイドを選択的に形成する工程を含む半導体装置の
製造方法に関するものである。
【０００２】
【従来の技術】従来のこの種の半導体装置の製造方法に
ついて、相補型ＭＩＳ(Metal Insulator Semiconducto
r) トランジスタの場合を例にとって説明する。
ついて、相補型ＭＩＳ(Metal Insulator Semiconducto
r) トランジスタの場合を例にとって説明する。
【０００３】近年、シリコン（Ｓｉ）を用いたＭＩＳト
ランジスタ集積回路の微細化、高集積化が進んでいる。
ここで、集積回路の微細化が進むと、その分ソース／ド
レイン拡散層と金属配線とのコンタクト孔も小さくな
り、このためコンタクト抵抗が増大する。また、ソース
／ドレイン拡散層が浅くなるので、これらの拡散層のシ
ート抵抗も増大する。そして、これらのコンタクト抵抗
の増大やシート抵抗の増大は、ＭＩＳトランジスタの電
流駆動力を減少させ、半導体装置の動作スピードを劣化
させる原因となる。
ランジスタ集積回路の微細化、高集積化が進んでいる。
ここで、集積回路の微細化が進むと、その分ソース／ド
レイン拡散層と金属配線とのコンタクト孔も小さくな
り、このためコンタクト抵抗が増大する。また、ソース
／ドレイン拡散層が浅くなるので、これらの拡散層のシ
ート抵抗も増大する。そして、これらのコンタクト抵抗
の増大やシート抵抗の増大は、ＭＩＳトランジスタの電
流駆動力を減少させ、半導体装置の動作スピードを劣化
させる原因となる。
【０００４】また、集積回路の微細化によって、ゲート
電極のゲート長も小さくなる。これにより、ゲート電極
の抵抗が増大するので、ゲート電極の充電時間が長くな
ってしまう。このことも、半導体装置の動作スピードを
劣化させる原因となる。
電極のゲート長も小さくなる。これにより、ゲート電極
の抵抗が増大するので、ゲート電極の充電時間が長くな
ってしまう。このことも、半導体装置の動作スピードを
劣化させる原因となる。
【０００５】このような、ソース／ドレイン拡散層やゲ
ート電極の抵抗の増大による動作スピードの劣化は、一
般に、ソース、ドレイン、ゲートの各電極が１０μｍよ
りも小さくなると無視できないものとなる。
ート電極の抵抗の増大による動作スピードの劣化は、一
般に、ソース、ドレイン、ゲートの各電極が１０μｍよ
りも小さくなると無視できないものとなる。
【０００６】これに対して、上述のごとき抵抗の低下を
図るために、サリサイド工程（自己整合によってシリサ
イドを形成する工程）によって、かかるソース／ドレイ
ン拡散層上およびゲート電極上に金属シリサイドを形成
した半導体装置が知られている。
図るために、サリサイド工程（自己整合によってシリサ
イドを形成する工程）によって、かかるソース／ドレイ
ン拡散層上およびゲート電極上に金属シリサイドを形成
した半導体装置が知られている。
【０００７】かかる金属シリサイドは、以下のようにし
て、形成する。
て、形成する。
【０００８】まず、シリコン基板６０に素子分離用酸
化膜６１、ソース拡散層６２ａ、ドレイン拡散層６２
ｂ、ゲート酸化膜６４およびゲート電極６３を形成した
後、このシリコン基板上の全面に金属（ここではチタン
（Ｔｉ）とする）６５を堆積させる（図６（ａ）参
照）。
化膜６１、ソース拡散層６２ａ、ドレイン拡散層６２
ｂ、ゲート酸化膜６４およびゲート電極６３を形成した
後、このシリコン基板上の全面に金属（ここではチタン
（Ｔｉ）とする）６５を堆積させる（図６（ａ）参
照）。
【０００９】その後、７５０℃でアニールを行うこと
により、Ｔｉ膜６５とソース拡散層６２ａ、ドレイン拡
散層６２ｂおよびゲート電極６３とをそれぞれ反応させ
る。これにより、比較的高抵抗のチタンシリサイド層で
あるＴｉＳｉ2 （Ｃ49）層６６が形成される（同図
（ｂ）参照）。
により、Ｔｉ膜６５とソース拡散層６２ａ、ドレイン拡
散層６２ｂおよびゲート電極６３とをそれぞれ反応させ
る。これにより、比較的高抵抗のチタンシリサイド層で
あるＴｉＳｉ2 （Ｃ49）層６６が形成される（同図
（ｂ）参照）。
【００１０】ＴｉＳｉ2 （Ｃ49）６６にならなかった
Ｔｉを、過酸化水素水（Ｈ2 Ｏ2 ）を含む溶液中で除去
する（同図（ｃ）参照）。
Ｔｉを、過酸化水素水（Ｈ2 Ｏ2 ）を含む溶液中で除去
する（同図（ｃ）参照）。
【００１１】さらに６００℃でアニールを行うことに
よりＴｉＳｉ2 （Ｃ49）層６６の全域に相転移を生じさ
せ、低抵抗のチタンシリサイド層であるＴｉＳｉ2 （Ｃ
54）層６７を得る（同図（ｄ）参照）。
よりＴｉＳｉ2 （Ｃ49）層６６の全域に相転移を生じさ
せ、低抵抗のチタンシリサイド層であるＴｉＳｉ2 （Ｃ
54）層６７を得る（同図（ｄ）参照）。
【００１２】このようにしてソース／ドレイン拡散層上
およびゲート電極上にＴｉＳｉ2 （Ｃ49）層６７を形成
することにより、これらの各部における抵抗を低減さ
せ、半導体装置の動作スピードを向上させることができ
る。
およびゲート電極上にＴｉＳｉ2 （Ｃ49）層６７を形成
することにより、これらの各部における抵抗を低減さ
せ、半導体装置の動作スピードを向上させることができ
る。
【００１３】
【発明が解決しようとする課題】上述のようなシリサイ
ド形成工程によれば、ソース、ドレイン、ゲートの各電
極が所定サイズ（例えば１μｍ）より大きい場合には良
好な金属シリサイド層を形成することができ、これらの
各部の抵抗を低減させる上で有効である。
ド形成工程によれば、ソース、ドレイン、ゲートの各電
極が所定サイズ（例えば１μｍ）より大きい場合には良
好な金属シリサイド層を形成することができ、これらの
各部の抵抗を低減させる上で有効である。
【００１４】しかしながら、半導体集積回路の微細化が
さらに進み、これらの各電極のサイズが上述の所定サイ
ズよりも小さくなるような場合には、上述のごとき従来
の工程で金属シリサイドを形成しても、ソース／ドレイ
ン拡散層やゲート電極の抵抗を低減させることはできな
かった。
さらに進み、これらの各電極のサイズが上述の所定サイ
ズよりも小さくなるような場合には、上述のごとき従来
の工程で金属シリサイドを形成しても、ソース／ドレイ
ン拡散層やゲート電極の抵抗を低減させることはできな
かった。
【００１５】これは、ソース／ドレイン拡散層上やゲー
ト電極上にシリサイド層が形成され難くなるというよう
な理由によるものではなく、電極等が細くなることによ
って相転移が起こり難くなるためであると考えられてい
る（参考文献；J.B,Losky etal,IEEE Transaction on E
lectron Devices,Vol38 No2 pp262-269）。すなわち、
上述のようにＴｉＳｉ2 （Ｃ49）はＴｉＳｉ2 （Ｃ54）
よりも抵抗が高いので、シリサイドの相転移が起こりに
くくなってソース／ドレイン拡散層およびゲート電極上
のＴｉＳｉ2 （Ｃ49）層６７内にＴｉＳｉ2 （Ｃ49）が
残留すると、これらの各部の抵抗を十分に低減させるこ
とはできなくなるのである。
ト電極上にシリサイド層が形成され難くなるというよう
な理由によるものではなく、電極等が細くなることによ
って相転移が起こり難くなるためであると考えられてい
る（参考文献；J.B,Losky etal,IEEE Transaction on E
lectron Devices,Vol38 No2 pp262-269）。すなわち、
上述のようにＴｉＳｉ2 （Ｃ49）はＴｉＳｉ2 （Ｃ54）
よりも抵抗が高いので、シリサイドの相転移が起こりに
くくなってソース／ドレイン拡散層およびゲート電極上
のＴｉＳｉ2 （Ｃ49）層６７内にＴｉＳｉ2 （Ｃ49）が
残留すると、これらの各部の抵抗を十分に低減させるこ
とはできなくなるのである。
【００１６】また、電極等が細くなる程相転移が起こり
にくくなる原因は定かではないが、シリサイドがチタン
シリサイドである場合には、以下のような仮説が知られ
ている（同参考文献参照）。
にくくなる原因は定かではないが、シリサイドがチタン
シリサイドである場合には、以下のような仮説が知られ
ている（同参考文献参照）。
【００１７】ＭＩＳトランジスタの構成の一部を図７の
斜視図に示す。同図において、（ａ）はゲート電極７１
の幅が広い場合を示し、（ｂ）はゲート電極７１の幅が
狭い場合を示している。
斜視図に示す。同図において、（ａ）はゲート電極７１
の幅が広い場合を示し、（ｂ）はゲート電極７１の幅が
狭い場合を示している。
【００１８】ＴｉＳｉ2 （Ｃ49）層６６からＴｉＳｉ2
（Ｃ54）層６７への相転移は、最初から全体的にむら無
く起こるのではないと考えられている。すなわち、理由
は定かではないが、アニールを開始すると、まず、Ｔｉ
Ｓｉ2 （Ｃ49）層６６中に、図７（ａ）に示したような
散点状のＴｉＳｉ2 （Ｃ54）領域６８が発生すると考え
られる（以下、この点状のＴｉＳｉ2 （Ｃ54）領域６８
を「核」と称することとする）。そして、同図（ａ）に
矢印および点線で示したように、この「核」がＴｉＳｉ
2 （Ｃ49）層６６中で徐々に広がり、最後にはすべての
チタンシリサイドが相転移を起こしてＴｉＳｉ2 （Ｃ5
4）層６７になるのである。
（Ｃ54）層６７への相転移は、最初から全体的にむら無
く起こるのではないと考えられている。すなわち、理由
は定かではないが、アニールを開始すると、まず、Ｔｉ
Ｓｉ2 （Ｃ49）層６６中に、図７（ａ）に示したような
散点状のＴｉＳｉ2 （Ｃ54）領域６８が発生すると考え
られる（以下、この点状のＴｉＳｉ2 （Ｃ54）領域６８
を「核」と称することとする）。そして、同図（ａ）に
矢印および点線で示したように、この「核」がＴｉＳｉ
2 （Ｃ49）層６６中で徐々に広がり、最後にはすべての
チタンシリサイドが相転移を起こしてＴｉＳｉ2 （Ｃ5
4）層６７になるのである。
【００１９】ここで、この「核」の密度は、ゲート電極
６３の幅の広狭によっては変化しないと考えられる。し
たがって、同図（ｂ）に示したように、ゲート電極６３
の幅が狭い場合には、ＴｉＳｉ2 （Ｃ49）層６６内の
「核」の数は少なくなるのである。
６３の幅の広狭によっては変化しないと考えられる。し
たがって、同図（ｂ）に示したように、ゲート電極６３
の幅が狭い場合には、ＴｉＳｉ2 （Ｃ49）層６６内の
「核」の数は少なくなるのである。
【００２０】以上の仮説からすれば、電極等を細くした
場合に、この電極上の金属シリサイド（上述の例ではチ
タンシリサイド）が完全に相転移を起こすようにするた
めには、「核」が発生する密度を高くすることが有効で
あると考えられる。すなわち、電極等を細くした分だけ
「核」の発生密度を高して、金属シリサイド内の「核」
の数を減少させないことにより、金属シリサイドの相転
移が生じにくくなることを防止できるものと思われる。
場合に、この電極上の金属シリサイド（上述の例ではチ
タンシリサイド）が完全に相転移を起こすようにするた
めには、「核」が発生する密度を高くすることが有効で
あると考えられる。すなわち、電極等を細くした分だけ
「核」の発生密度を高して、金属シリサイド内の「核」
の数を減少させないことにより、金属シリサイドの相転
移が生じにくくなることを防止できるものと思われる。
【００２１】一方、金属シリサイドの相転移が起こり難
い場合の解決策としては、アニール温度を高くしたりア
ニール時間を長くしたりすることによって、相転移を促
進させることも考えられる。
い場合の解決策としては、アニール温度を高くしたりア
ニール時間を長くしたりすることによって、相転移を促
進させることも考えられる。
【００２２】しかし、アニール温度を高くしたりアニー
ル時間を長くしたりすると、図８に示したように、シリ
コン基板内の不純物の再拡散が生じやすくなって歩留り
の悪化を招いたり、金属シリサイド層６７の形状が変化
し易くなって当該金属シリサイド層６７の厚さの均一性
が損なわれたりしてしまい、かえって電極抵抗が増大し
てしまう場合がある。
ル時間を長くしたりすると、図８に示したように、シリ
コン基板内の不純物の再拡散が生じやすくなって歩留り
の悪化を招いたり、金属シリサイド層６７の形状が変化
し易くなって当該金属シリサイド層６７の厚さの均一性
が損なわれたりしてしまい、かえって電極抵抗が増大し
てしまう場合がある。
【００２３】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、微細化されたＳｉ系半導体領
域上に低抵抗の金属シリサイドを形成することができ
る、半導体装置の製造方法を提供することを目的とす
る。
みてなされたものであり、微細化されたＳｉ系半導体領
域上に低抵抗の金属シリサイドを形成することができ
る、半導体装置の製造方法を提供することを目的とす
る。
【００２４】
【課題を解決するための手段】本発明に係わる半導体装
置の製造方法は、シリコン系半導体領域上に金属シリサ
イド層を形成する金属シリサイド層形成工程を含む半導
体装置の製造方法であって、この金属シリサイド層形成
工程が、前記シリコン系半導体領域の全面に金属層を形
成する金属層形成工程と、前記シリコン系半導体領域と
前記金属層とを反応させることにより準安定な相の金属
シリサイド層を形成する反応工程と、前記金属層のう
ち、前記反応工程で前記金属シリサイド層とならなかっ
た部分を除去する金属除去工程と、金属除去後の前記金
属シリサイド層に熱処理を施して相転移を起こさせる熱
処理工程と、前記金属層形成工程の前、または、この金
属層形成工程の後で前記熱処理工程の前に行われる、イ
オン注入工程と、を含むことを特徴とする。
置の製造方法は、シリコン系半導体領域上に金属シリサ
イド層を形成する金属シリサイド層形成工程を含む半導
体装置の製造方法であって、この金属シリサイド層形成
工程が、前記シリコン系半導体領域の全面に金属層を形
成する金属層形成工程と、前記シリコン系半導体領域と
前記金属層とを反応させることにより準安定な相の金属
シリサイド層を形成する反応工程と、前記金属層のう
ち、前記反応工程で前記金属シリサイド層とならなかっ
た部分を除去する金属除去工程と、金属除去後の前記金
属シリサイド層に熱処理を施して相転移を起こさせる熱
処理工程と、前記金属層形成工程の前、または、この金
属層形成工程の後で前記熱処理工程の前に行われる、イ
オン注入工程と、を含むことを特徴とする。
【００２５】
【作用】金属層形成工程、反応工程、金属除去工程およ
び熱処理工程を含む金属シリサイド層形成工程におい
て、熱処理工程の前のいずれかの段階でイオン注入を行
うことにより、その後に行う熱処理工程における金属シ
リサイドの相転移を促進させる。
び熱処理工程を含む金属シリサイド層形成工程におい
て、熱処理工程の前のいずれかの段階でイオン注入を行
うことにより、その後に行う熱処理工程における金属シ
リサイドの相転移を促進させる。
【００２６】また、注入するイオンとしてシリコンのド
ーパントとならない原子のイオンを用いることにより、
シリコン系半導体領域の導電性等に影響を与えることを
防止する。
ーパントとならない原子のイオンを用いることにより、
シリコン系半導体領域の導電性等に影響を与えることを
防止する。
【００２７】
【実施例】以下、本発明の実施例について、図面を用い
て説明する。
て説明する。
【００２８】（実施例１）本発明に係わる半導体装置の
製造方法の第１の実施例について、図１〜図３を用いて
説明する。本実施例では、本発明に係わる半導体装置の
製造方法を用いてＭＯＳ(Metal Oxide Semiconductor)
トランジスタを製造する場合を例に採って説明する。
製造方法の第１の実施例について、図１〜図３を用いて
説明する。本実施例では、本発明に係わる半導体装置の
製造方法を用いてＭＯＳ(Metal Oxide Semiconductor)
トランジスタを製造する場合を例に採って説明する。
【００２９】まず、本実施例に係わるＭＯＳトランジス
タの構成について、図１を用いて説明する。
タの構成について、図１を用いて説明する。
【００３０】同図に示したように、面方向が例えば（１
００）のｐ型Ｓｉ基板１０の表面の、素子分離用酸化膜
１１で挟まれた領域には、ソース拡散領域１２ａとドレ
イン拡散領域１２ｂとが、それぞれ形成されている。ま
た、かかるソース拡散領域１２ａとドレイン拡散領域１
２ｂとの間の領域のｐ型Ｓｉ基板１０上には、ゲート酸
化膜１４ａを介してゲート電極１３が形成されている。
そして、ゲート電極１３の側面には、ゲート電極側壁１
４ｂが形成されている。
００）のｐ型Ｓｉ基板１０の表面の、素子分離用酸化膜
１１で挟まれた領域には、ソース拡散領域１２ａとドレ
イン拡散領域１２ｂとが、それぞれ形成されている。ま
た、かかるソース拡散領域１２ａとドレイン拡散領域１
２ｂとの間の領域のｐ型Ｓｉ基板１０上には、ゲート酸
化膜１４ａを介してゲート電極１３が形成されている。
そして、ゲート電極１３の側面には、ゲート電極側壁１
４ｂが形成されている。
【００３１】ソース拡散領域１２ａ、ドレイン拡散領域
１２ｂおよびゲート電極１３の表面には、それぞれ、Ｔ
ｉＳｉ2 （Ｃ54）層１９が形成されている。そして、こ
の上に層間絶縁層２０が形成され、さらにアルミニウム
（Ａｌ）配線層２１およびパッシベーション膜２２が形
成されている。ソース拡散領域１２ａおよびドレイン拡
散領域１２ｂとＡｌ配線層２１とは、層間絶縁層２０に
形成されたコンタクトホール２０ａを介して接続され
る。
１２ｂおよびゲート電極１３の表面には、それぞれ、Ｔ
ｉＳｉ2 （Ｃ54）層１９が形成されている。そして、こ
の上に層間絶縁層２０が形成され、さらにアルミニウム
（Ａｌ）配線層２１およびパッシベーション膜２２が形
成されている。ソース拡散領域１２ａおよびドレイン拡
散領域１２ｂとＡｌ配線層２１とは、層間絶縁層２０に
形成されたコンタクトホール２０ａを介して接続され
る。
【００３２】次に、図１に示したＭＯＳトランジスタの
製造方法について、図２を用いて説明する。
製造方法について、図２を用いて説明する。
【００３３】まず、ｐ型Ｓｉ基板１０の表面に、素子
分離用の酸化膜１１を形成する。
分離用の酸化膜１１を形成する。
【００３４】続いて、全面に酸化膜を堆積させ、さら
に、この酸化膜上に厚さ３０００Ａ（オングストロー
ム）の多結晶Ｓｉ膜を堆積させる。そしてフォソグラフ
ィー工程により、これらの酸化膜および多結晶Ｓｉ膜か
らそれぞれゲート酸化膜１４ａおよびゲート電極１３を
形成する。
に、この酸化膜上に厚さ３０００Ａ（オングストロー
ム）の多結晶Ｓｉ膜を堆積させる。そしてフォソグラフ
ィー工程により、これらの酸化膜および多結晶Ｓｉ膜か
らそれぞれゲート酸化膜１４ａおよびゲート電極１３を
形成する。
【００３５】次に、全面にＳｉ酸化膜を堆積した後、
全面をエッチバックすることにより、ゲート電極側壁１
４ｂを形成する。
全面をエッチバックすることにより、ゲート電極側壁１
４ｂを形成する。
【００３６】全面に、ひ素（Ａｓ）を５０ｋｅＶ、５
×１０15ｃｍ-2でイオン注入し、さらに、窒素（Ｎ2 ）
ガス中で１０００℃、２０秒間のアニールを行ってＡｓ
を活性化することによって、ｎ＋拡散層（ソース拡散層
１２ａ、ドレイン拡散層１２ｂ）１２を形成する。この
とき、ゲート電極１３中にもＡｓイオンが注入されるの
で、このゲート電極１３を形成する多結晶Ｓｉ膜はｎ＋
ドープト多結晶Ｓｉ膜となる（図２（ａ）参照）。
×１０15ｃｍ-2でイオン注入し、さらに、窒素（Ｎ2 ）
ガス中で１０００℃、２０秒間のアニールを行ってＡｓ
を活性化することによって、ｎ＋拡散層（ソース拡散層
１２ａ、ドレイン拡散層１２ｂ）１２を形成する。この
とき、ゲート電極１３中にもＡｓイオンが注入されるの
で、このゲート電極１３を形成する多結晶Ｓｉ膜はｎ＋
ドープト多結晶Ｓｉ膜となる（図２（ａ）参照）。
【００３７】その後、全面に、アルゴン（Ａｒ）を３
０ｋｅＶ、１×１０14ｃｍ-2でイオン注入することによ
り、ｎ＋拡散層１２およびゲート電極１３の表面にＡｒ
注入層１５を形成する（本発明の「イオン注入工程」に
該当する。以下「」内同じ；同図（ｂ）参照）。
０ｋｅＶ、１×１０14ｃｍ-2でイオン注入することによ
り、ｎ＋拡散層１２およびゲート電極１３の表面にＡｒ
注入層１５を形成する（本発明の「イオン注入工程」に
該当する。以下「」内同じ；同図（ｂ）参照）。
【００３８】続いて、全面に、厚さ３００Ａのチタン
（Ｔｉ）膜１６を堆積させる（「金属層形成工程」；同
図（ｃ）参照）。
（Ｔｉ）膜１６を堆積させる（「金属層形成工程」；同
図（ｃ）参照）。
【００３９】そして、Ｎ2 ガス中で７００℃、３０秒
間のアニールを行うことにより、ｎ＋拡散層１２および
ゲート電極１３の上面とＴｉ膜１６の下面との間に、準
安定な金属シリサイド相であるＴｉＳｉ2 （Ｃ49）の層
１７を形成する（「反応工程」；同図（ｄ）参照）。こ
のとき、Ｔｉ膜１６のうち、ＴｉＳｉ2 （Ｃ49）層１７
とならなかった部分は、反応しなかったＴｉと、雰囲気
ガスであるＮ2 と反応して生成されたＴｉＮとが混在し
て、混合層１８を形成している。この混合層１８は、過
酸化水素水（Ｈ2 Ｏ2 ）を含有する溶液中での処理によ
って選択的に除去される（「金属除去工程」）。
間のアニールを行うことにより、ｎ＋拡散層１２および
ゲート電極１３の上面とＴｉ膜１６の下面との間に、準
安定な金属シリサイド相であるＴｉＳｉ2 （Ｃ49）の層
１７を形成する（「反応工程」；同図（ｄ）参照）。こ
のとき、Ｔｉ膜１６のうち、ＴｉＳｉ2 （Ｃ49）層１７
とならなかった部分は、反応しなかったＴｉと、雰囲気
ガスであるＮ2 と反応して生成されたＴｉＮとが混在し
て、混合層１８を形成している。この混合層１８は、過
酸化水素水（Ｈ2 Ｏ2 ）を含有する溶液中での処理によ
って選択的に除去される（「金属除去工程」）。
【００４０】８５０℃、２０秒間のアニールを行うこ
とにより、ＴｉＳｉ2 （Ｃ49）層１７に相転移を生じさ
せ、ＴｉＳｉ2 （Ｃ54）層１９を形成する（「熱処理工
程」；同図（ｅ）参照）。
とにより、ＴｉＳｉ2 （Ｃ49）層１７に相転移を生じさ
せ、ＴｉＳｉ2 （Ｃ54）層１９を形成する（「熱処理工
程」；同図（ｅ）参照）。
【００４１】その後、層間絶縁層２０、Ａｌ配線層２
１、パッシーベーション膜２２等を形成し、図１に示し
たようなＭＯＳトランジスタを得る。
１、パッシーベーション膜２２等を形成し、図１に示し
たようなＭＯＳトランジスタを得る。
【００４２】次に、このようにして製造したＭＯＳトラ
ンジスタの特性について、図３を用いて説明する。
ンジスタの特性について、図３を用いて説明する。
【００４３】同図において、（ａ）は、ｎ＋拡散層１２
の幅とシート抵抗との関係を示すグラフである。同グラ
フからわかるように、従来の製造方法によって製造され
たＭＯＳトランジスタは微細化されてｎ＋拡散層１２の
幅が狭くなるほどシート抵抗が大きくなるのに対し、本
実施例のＭＯＳトランジスタはｎ＋拡散層１２の幅を狭
くしてもシート抵抗は小さいままである。
の幅とシート抵抗との関係を示すグラフである。同グラ
フからわかるように、従来の製造方法によって製造され
たＭＯＳトランジスタは微細化されてｎ＋拡散層１２の
幅が狭くなるほどシート抵抗が大きくなるのに対し、本
実施例のＭＯＳトランジスタはｎ＋拡散層１２の幅を狭
くしてもシート抵抗は小さいままである。
【００４４】これは、本実施例に係わる製造方法によっ
て形成された金属シリサイド層（ＴｉＳｉ2 （Ｃ54）層
１９）の抵抗が低いためであると思われる。
て形成された金属シリサイド層（ＴｉＳｉ2 （Ｃ54）層
１９）の抵抗が低いためであると思われる。
【００４５】また、このように本実施例に係わる製造方
法によって低抵抗の金属シリサイド層を得ることができ
る理由は定かではないが、予めＡｒのイオン注入を行っ
たことにより（上記工程）、相転移を行わせるための
アニール（上記工程）の際に、上述したような「核」
の発生密度が高くなったためであると考えられる。すな
わち、「核」の発生密度が高くなるとＴｉＳｉ2 （Ｃ4
9）からＴｉＳｉ2 （Ｃ54）への相転移が行われ易くな
るので、相転移せずにＴｉＳｉ2 （Ｃ49）のまま残る領
域が少なくなり、金属シリサイド層全体としての抵抗が
低減したものと考えるのが妥当である。
法によって低抵抗の金属シリサイド層を得ることができ
る理由は定かではないが、予めＡｒのイオン注入を行っ
たことにより（上記工程）、相転移を行わせるための
アニール（上記工程）の際に、上述したような「核」
の発生密度が高くなったためであると考えられる。すな
わち、「核」の発生密度が高くなるとＴｉＳｉ2 （Ｃ4
9）からＴｉＳｉ2 （Ｃ54）への相転移が行われ易くな
るので、相転移せずにＴｉＳｉ2 （Ｃ49）のまま残る領
域が少なくなり、金属シリサイド層全体としての抵抗が
低減したものと考えるのが妥当である。
【００４６】図３（ｂ）は、上述の工程において、Ａ
ｒのイオン注入を行う際のドーズ量を変えたときの（上
記工程では１×１０14ｃｍ-2）、ｎ＋／ｐ接合の逆方
向リーク特性の変化を示すグラフである。同グラフから
わかるように、かかるドーズ量を大きくするほど接合部
に導入されるダメージ量が多くなり、接合リークが増大
する。したがって、例えばｎ＋／ｐ接合に３Ｖの電圧を
印加したときのリーク電流を１ｎＡ（ナノ・アンペア）
以下に抑えるためには、ドーズ量は１×１０14ｃｍ-2以
下とする必要がある。
ｒのイオン注入を行う際のドーズ量を変えたときの（上
記工程では１×１０14ｃｍ-2）、ｎ＋／ｐ接合の逆方
向リーク特性の変化を示すグラフである。同グラフから
わかるように、かかるドーズ量を大きくするほど接合部
に導入されるダメージ量が多くなり、接合リークが増大
する。したがって、例えばｎ＋／ｐ接合に３Ｖの電圧を
印加したときのリーク電流を１ｎＡ（ナノ・アンペア）
以下に抑えるためには、ドーズ量は１×１０14ｃｍ-2以
下とする必要がある。
【００４７】以上説明したように、本実施例に係わる半
導体装置の製造方法によれば、ソース／ドレイン拡散層
やゲート電極の抵抗を低減させた半導体装置、すなわち
動作スピードに優れた半導体装置を製造することができ
る。
導体装置の製造方法によれば、ソース／ドレイン拡散層
やゲート電極の抵抗を低減させた半導体装置、すなわち
動作スピードに優れた半導体装置を製造することができ
る。
【００４８】（実施例２）次に、本発明に係わる半導体
装置の製造方法の第２の実施例について、図４を用いて
説明する。なお、本実施例も、本発明に係わる半導体装
置の製造方法を用いて図１に示したようなＭＯＳトラン
ジスタを製造する場合を例にとって説明する。
装置の製造方法の第２の実施例について、図４を用いて
説明する。なお、本実施例も、本発明に係わる半導体装
置の製造方法を用いて図１に示したようなＭＯＳトラン
ジスタを製造する場合を例にとって説明する。
【００４９】本実施例は、イオン注入工程を、金属層形
成工程の後で行う点で、上述の実施例１と異なる。
成工程の後で行う点で、上述の実施例１と異なる。
【００５０】以下、本実施例に係わる半導体装置の製造
方法について、図４を用いて説明する。
方法について、図４を用いて説明する。
【００５１】実施例１と同様にして、ｐ型Ｓｉ基板１
０の表面に素子分離用の酸化膜１１を形成した後、ゲー
ト酸化膜１４ａ、ゲート電極１３およびゲート電極側壁
１４ｂを形成する。
０の表面に素子分離用の酸化膜１１を形成した後、ゲー
ト酸化膜１４ａ、ゲート電極１３およびゲート電極側壁
１４ｂを形成する。
【００５２】さらに、実施例１と同様にして、ｎ＋拡
散層１２を形成するとともに、ゲート電極１３を形成す
る多結晶Ｓｉ膜にｎ＋ドープを行う（図４（ａ）参
照）。
散層１２を形成するとともに、ゲート電極１３を形成す
る多結晶Ｓｉ膜にｎ＋ドープを行う（図４（ａ）参
照）。
【００５３】そして、全面に、厚さ３００Ａ（オング
ストローム）のＴｉ膜１６を堆積させる（「金属層形成
工程」；同図（ｂ）参照）。
ストローム）のＴｉ膜１６を堆積させる（「金属層形成
工程」；同図（ｂ）参照）。
【００５４】次に、全面にアルゴン（Ａｒ）をドーズ
量１×１０14ｃｍ-2でイオン注入することにより、ｎ＋
拡散層１２およびゲート電極１３の表面にＡｒ注入層１
５を形成する（「イオン注入工程」；同図（ｃ）参
照）。ここで、本実施例の場合は、＋拡散層１２および
ゲート電極１３の表面とＴｉ膜との界面でピークとなる
ようにＡｒイオンを注入するために、注入エネルギーを
５０ｋｅＶとする。
量１×１０14ｃｍ-2でイオン注入することにより、ｎ＋
拡散層１２およびゲート電極１３の表面にＡｒ注入層１
５を形成する（「イオン注入工程」；同図（ｃ）参
照）。ここで、本実施例の場合は、＋拡散層１２および
ゲート電極１３の表面とＴｉ膜との界面でピークとなる
ようにＡｒイオンを注入するために、注入エネルギーを
５０ｋｅＶとする。
【００５５】続いて、実施例１と同様、Ｎ2 ガス中で
７００℃、３０秒間のアニールを行うことにより、ｎ＋
拡散層１２およびゲート電極１３とＴｉ膜１６のの界面
に、準安定な金属シリサイド相であるＴｉＳｉ2 （Ｃ4
9）の層１７を形成し（「反応工程」；同図（ｄ）参
照）、さらに、このとき形成されたＴｉとＴｉＮとの混
合層１８を、過酸化水素水を含有する溶液中での処理に
よって選択的に除去する（「金属除去工程」）。
７００℃、３０秒間のアニールを行うことにより、ｎ＋
拡散層１２およびゲート電極１３とＴｉ膜１６のの界面
に、準安定な金属シリサイド相であるＴｉＳｉ2 （Ｃ4
9）の層１７を形成し（「反応工程」；同図（ｄ）参
照）、さらに、このとき形成されたＴｉとＴｉＮとの混
合層１８を、過酸化水素水を含有する溶液中での処理に
よって選択的に除去する（「金属除去工程」）。
【００５６】その後、８５０℃、２０秒間のアニール
を行うことにより、ＴｉＳｉ2 （Ｃ49）層１７に相転移
を生じさせ、ＴｉＳｉ2 （Ｃ54）層１９を形成する
（「熱処理工程」；同図（ｅ）参照）。
を行うことにより、ＴｉＳｉ2 （Ｃ49）層１７に相転移
を生じさせ、ＴｉＳｉ2 （Ｃ54）層１９を形成する
（「熱処理工程」；同図（ｅ）参照）。
【００５７】最後に、層間絶縁層２０、Ａｌ配線層２
１、パッシーベーション膜２２等を形成し、図１に示し
たようなＭＯＳトランジスタを得る。
１、パッシーベーション膜２２等を形成し、図１に示し
たようなＭＯＳトランジスタを得る。
【００５８】このようにして製造したＭＯＳトランジス
タも、図３とほぼ同様の特性を得ることができた。
タも、図３とほぼ同様の特性を得ることができた。
【００５９】このように、本実施例に係わる半導体装置
の製造方法によっても、ソース／ドレイン拡散層やゲー
ト電極の抵抗を低減させた半導体装置、すなわち動作ス
ピードに優れた半導体装置を製造することができる。
の製造方法によっても、ソース／ドレイン拡散層やゲー
ト電極の抵抗を低減させた半導体装置、すなわち動作ス
ピードに優れた半導体装置を製造することができる。
【００６０】（実施例３）次に、本発明に係わる半導体
装置の製造方法の第３の実施例について、図５を用いて
説明する。なお、本実施例も、本発明に係わる半導体装
置の製造方法を用いて図１に示したようなＭＯＳトラン
ジスタを製造する場合を例にとって説明する。
装置の製造方法の第３の実施例について、図５を用いて
説明する。なお、本実施例も、本発明に係わる半導体装
置の製造方法を用いて図１に示したようなＭＯＳトラン
ジスタを製造する場合を例にとって説明する。
【００６１】本実施例は、イオン注入工程を、反応工程
の後、熱処理工程の前に行う点で、上述の実施例１と異
なる。
の後、熱処理工程の前に行う点で、上述の実施例１と異
なる。
【００６２】以下、本実施例に係わる半導体装置の製造
方法について、図５を用いて説明する。
方法について、図５を用いて説明する。
【００６３】実施例１と同様にして、ｐ型Ｓｉ基板１
０の表面に素子分離用の酸化膜１１を形成した後、ゲー
ト酸化膜１４ａ、ゲート電極１３およびゲート電極側壁
１４ｂを形成する。
０の表面に素子分離用の酸化膜１１を形成した後、ゲー
ト酸化膜１４ａ、ゲート電極１３およびゲート電極側壁
１４ｂを形成する。
【００６４】さらに、実施例１と同様にして、ｎ＋拡
散層１２を形成するとともに、ゲート電極１３を形成す
る多結晶Ｓｉ膜にｎ＋ドープを行う。
散層１２を形成するとともに、ゲート電極１３を形成す
る多結晶Ｓｉ膜にｎ＋ドープを行う。
【００６５】そして、全面に、厚さ３００Ａ（オング
ストローム）のＴｉ膜１６を堆積させる（「金属層形成
工程」；図５（ａ）参照）。
ストローム）のＴｉ膜１６を堆積させる（「金属層形成
工程」；図５（ａ）参照）。
【００６６】続いて、実施例１と同様、Ｎ2 ガス中で
７００℃、３０秒間のアニールを行うことにより、ｎ＋
拡散層１２およびゲート電極１３の上面とＴｉ膜１６の
下面との間に、準安定な金属シリサイド相であるＴｉＳ
ｉ2 （Ｃ49）の層１７を形成し（「反応工程」）、さら
に、ＴｉとＴｉＮとの混合層１８を、過酸化水素水を含
有する溶液中での処理によって選択的に除去する（「金
属除去工程」；同図（ｂ）参照）。
７００℃、３０秒間のアニールを行うことにより、ｎ＋
拡散層１２およびゲート電極１３の上面とＴｉ膜１６の
下面との間に、準安定な金属シリサイド相であるＴｉＳ
ｉ2 （Ｃ49）の層１７を形成し（「反応工程」）、さら
に、ＴｉとＴｉＮとの混合層１８を、過酸化水素水を含
有する溶液中での処理によって選択的に除去する（「金
属除去工程」；同図（ｂ）参照）。
【００６７】次に、全面にアルゴン（Ａｒ）を３０ｋ
ｅＶ、１×１０14ｃｍ-2でイオン注入することにより、
ＴｉＳｉ2 （Ｃ49）層１７内にＡｒ注入層１５を形成す
る（「イオン注入工程」；同図（ｃ）参照）。
ｅＶ、１×１０14ｃｍ-2でイオン注入することにより、
ＴｉＳｉ2 （Ｃ49）層１７内にＡｒ注入層１５を形成す
る（「イオン注入工程」；同図（ｃ）参照）。
【００６８】その後、８５０℃、２０秒間のアニール
を行うことにより、ＴｉＳｉ2 （Ｃ49）層１７に相転移
を生じさせ、ＴｉＳｉ2 （Ｃ54）層１９を形成する
（「熱処理工程」；同図（ｄ）参照）。
を行うことにより、ＴｉＳｉ2 （Ｃ49）層１７に相転移
を生じさせ、ＴｉＳｉ2 （Ｃ54）層１９を形成する
（「熱処理工程」；同図（ｄ）参照）。
【００６９】最後に、層間絶縁層２０、Ａｌ配線層２
１、パッシーベーション膜２２等を形成し、図１に示し
たようなＭＯＳトランジスタを得る。
１、パッシーベーション膜２２等を形成し、図１に示し
たようなＭＯＳトランジスタを得る。
【００７０】このようにして製造したＭＯＳトランジス
タも、図３とほぼ同様の特性を得ることができた。
タも、図３とほぼ同様の特性を得ることができた。
【００７１】このように、本実施例に係わる半導体装置
の製造方法によっても、ソース／ドレイン拡散層やゲー
ト電極の抵抗を低減させることができ、したがって動作
スピードに優れた半導体装置を製造することができる。
の製造方法によっても、ソース／ドレイン拡散層やゲー
ト電極の抵抗を低減させることができ、したがって動作
スピードに優れた半導体装置を製造することができる。
【００７２】以上、本発明の実施例について説明した
が、本発明はこれらの実施例に限定されるものではな
く、その要旨を変更しない範囲内で適宜変更して実施で
きることはもちろんである。
が、本発明はこれらの実施例に限定されるものではな
く、その要旨を変更しない範囲内で適宜変更して実施で
きることはもちろんである。
【００７３】例えば、上述の各実施例では、本発明に係
わる半導体装置の製造方法を用いてｎチャネルＭＯＳト
ランジスタを製造した場合について説明したが、ｐチャ
ネルＭＯＳトランジスタ等であってもよい。すなわち、
本発明は、構造上細い電極を有するＳｉ系の半導体装置
でありさえすれば、どのような半導体装置であっても適
用することができる。
わる半導体装置の製造方法を用いてｎチャネルＭＯＳト
ランジスタを製造した場合について説明したが、ｐチャ
ネルＭＯＳトランジスタ等であってもよい。すなわち、
本発明は、構造上細い電極を有するＳｉ系の半導体装置
でありさえすれば、どのような半導体装置であっても適
用することができる。
【００７４】また、上述の各実施例では金属シリサイド
としてチタンシリサイドを使用した場合を例にとって説
明したが、例えばコバルトシリサイド、ニッケルシリサ
イド、プラチナシリサイド等の他の金属シリサイドにも
適用できる。
としてチタンシリサイドを使用した場合を例にとって説
明したが、例えばコバルトシリサイド、ニッケルシリサ
イド、プラチナシリサイド等の他の金属シリサイドにも
適用できる。
【００７５】さらに、上述の各実施例では金属シリサイ
ドを形成する領域に予めＡｒイオンを注入することとし
たが、この注入イオンはＳｉＯ2 に注入されたときに導
電性を示さないものでありさえすれば、いかなるイオン
でもよい。例えば、このＡｒイオンに代えて、ヘリウム
（Ｈｅ）、キセノン（Ｘｅ）、クリプトン（Ｋｒ）、ネ
オン（Ｎｅ）、ラドン（Ｒｎ）、窒素（Ｎ）、酸素
（Ｏ）、炭素（Ｃ）、シリコン（Ｓｉ）等のイオンを使
用してもよい。ただし、一般にＳｉへのドーパントとな
るアーセン（Ａｓ）、ボロン（Ｂ）、リン（Ｐ）、アン
チモン（Ｓｂ）等は除く。
ドを形成する領域に予めＡｒイオンを注入することとし
たが、この注入イオンはＳｉＯ2 に注入されたときに導
電性を示さないものでありさえすれば、いかなるイオン
でもよい。例えば、このＡｒイオンに代えて、ヘリウム
（Ｈｅ）、キセノン（Ｘｅ）、クリプトン（Ｋｒ）、ネ
オン（Ｎｅ）、ラドン（Ｒｎ）、窒素（Ｎ）、酸素
（Ｏ）、炭素（Ｃ）、シリコン（Ｓｉ）等のイオンを使
用してもよい。ただし、一般にＳｉへのドーパントとな
るアーセン（Ａｓ）、ボロン（Ｂ）、リン（Ｐ）、アン
チモン（Ｓｂ）等は除く。
【００７６】加えて、金属シリサイドの相転移を起こさ
せるためのアニールは、パッシベーション膜２２の形成
等の他の工程の後に行ってもよい。
せるためのアニールは、パッシベーション膜２２の形成
等の他の工程の後に行ってもよい。
【００７７】併せて、アニールやイオン注入の各条件が
上述の各実施例で示した値に限定されるものでないこと
も、もちろんである。
上述の各実施例で示した値に限定されるものでないこと
も、もちろんである。
【００７８】
【発明の効果】以上詳細に説明したように、本発明に係
わる半導体装置の製造方法によれば、微細化された領域
上であっても、低抵抗の金属シリサイドを形成すること
ができる。
わる半導体装置の製造方法によれば、微細化された領域
上であっても、低抵抗の金属シリサイドを形成すること
ができる。
【００７９】特に、本発明をソース／ドレイン拡散層お
よびゲート電極に金属シリサイドを有する半導体装置の
製造に適用することにより、動作スピードに優れた半導
体装置を製造することができる。
よびゲート電極に金属シリサイドを有する半導体装置の
製造に適用することにより、動作スピードに優れた半導
体装置を製造することができる。
【図１】本発明の１実施例に係わる半導体装置の製造方
法によって製造されたＭＯＳトランジスタの構成を概略
的に示す断面図である。
法によって製造されたＭＯＳトランジスタの構成を概略
的に示す断面図である。
【図２】本発明の１実施例に係わる半導体装置の製造方
法を説明するための工程図である。
法を説明するための工程図である。
【図３】図２に示した製造方法で製造したＭＯＳトラン
ジスタの特性を示すものであり、（ａ）はｎ＋拡散層の
幅とシート抵抗との関係を示すグラフ、イオン注入時の
ドーズ量とｎ＋／ｐ接合の逆方向リーク特性との関係を
示すグラフである。
ジスタの特性を示すものであり、（ａ）はｎ＋拡散層の
幅とシート抵抗との関係を示すグラフ、イオン注入時の
ドーズ量とｎ＋／ｐ接合の逆方向リーク特性との関係を
示すグラフである。
【図４】本発明の第２の実施例に係わる半導体装置の製
造方法を説明するための工程図である。
造方法を説明するための工程図である。
【図５】本発明の第２の実施例に係わる半導体装置の製
造方法を説明するための工程図である。
造方法を説明するための工程図である。
【図６】従来の半導体装置の一構成例を概略的に示す断
面図である。
面図である。
【図７】（ａ），（ｂ）ともに従来の半導体装置の一部
を示す斜視図である。
を示す斜視図である。
【図８】従来の半導体装置の一構成例を概略的に示す断
面図である。
面図である。
１０ ｐ型半導体基板 １１ 素子分離用酸化膜 １２ ｎ＋拡散層 １２ａ ソース拡散領域 １２ｂ ドレイン拡散領域 １３ ゲート電極 １４ 酸化膜 １４ａ ゲート酸化膜 １４ｂ ゲート電極側壁 １５ Ａｒ注入層 １６ Ｔｉ膜 １７ ＴｉＳｉ2 （Ｃ49）層 １８ Ｔｉ・ＴｉＮ混合層 １９ ＴｉＳｉ2 （Ｃ54）層 ２０ 層間絶縁層 ２１ Ａｌ配線層 ２２ パッシベーション膜
Claims (4)
- 【請求項１】シリコン系半導体領域上に金属シリサイド
層を形成する金属シリサイド層形成工程を含む半導体装
置の製造方法であって、 この金属シリサイド層形成工程が、 前記シリコン系半導体領域の全面に金属層を形成する金
属層形成工程と、 前記シリコン系半導体領域と前記金属層とを反応させる
ことにより準安定な相の金属シリサイド層を形成する反
応工程と、 前記金属層のうち、前記反応工程で前記金属シリサイド
層とならなかった部分を除去する金属除去工程と、 金属除去後の前記金属シリサイド層に熱処理を施して相
転移を起こさせる熱処理工程と、 前記金属層形成工程の前、または、この金属層形成工程
の後で前記熱処理工程の前に行われる、イオン注入工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】前記金属シリサイド形成工程が、ＭＩＳト
ランジスタのソース領域上、ドレイン領域上およびゲー
ト電極上の全面または一部の面に金属シリサイドを形成
するための工程であることを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】前記イオン注入工程において注入されるイ
オンが、ヘリウムイオン、キセノンイオン、クリプトン
イオン、ネオンイオン、ラドンイオン、窒素イオン、酸
素イオン、炭素イオン、シリコンイオンのいずれかであ
ることを特徴とする請求項１または２記載の半導体装置
の製造方法。 - 【請求項４】前記イオン注入工程における前記イオンの
ドーズ量が１×１０14ｃｍ-2以下であることを特徴とす
る請求項１〜３のいずれか記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25693892A JP3234002B2 (ja) | 1992-09-25 | 1992-09-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25693892A JP3234002B2 (ja) | 1992-09-25 | 1992-09-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112158A true JPH06112158A (ja) | 1994-04-22 |
| JP3234002B2 JP3234002B2 (ja) | 2001-12-04 |
Family
ID=17299455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25693892A Expired - Lifetime JP3234002B2 (ja) | 1992-09-25 | 1992-09-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3234002B2 (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07221044A (ja) * | 1994-02-08 | 1995-08-18 | Nec Corp | 半導体装置の製造方法 |
| JPH07245277A (ja) * | 1994-03-07 | 1995-09-19 | Nec Corp | 半導体装置の製造方法 |
| JPH0870053A (ja) * | 1994-06-21 | 1996-03-12 | Nec Corp | 半導体装置の製造方法 |
| JPH08222644A (ja) * | 1995-02-14 | 1996-08-30 | Nec Corp | 半導体装置の製造方法 |
| JPH08274045A (ja) * | 1995-01-30 | 1996-10-18 | Nec Corp | 半導体装置の製造方法 |
| JPH08330255A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 半導体装置の製造方法 |
| JPH09186104A (ja) * | 1995-10-28 | 1997-07-15 | Nec Corp | 半導体装置の製造方法 |
| JPH09186105A (ja) * | 1995-10-28 | 1997-07-15 | Nec Corp | 半導体装置の製造方法 |
| WO1998033206A1 (en) * | 1997-01-29 | 1998-07-30 | Ultratech Stepper, Inc. | Method for forming a silicide region on a silicon body |
| US5789310A (en) * | 1996-12-10 | 1998-08-04 | Advanced Micro Devices, Inc. | Method of forming shallow junctions by entrapment of interstitial atoms |
| US5893751A (en) * | 1996-08-09 | 1999-04-13 | United Microelectronics Corporation | Self-aligned silicide manufacturing method |
| US6268272B1 (en) | 1998-12-22 | 2001-07-31 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode with titanium polycide |
| US6274488B1 (en) | 2000-04-12 | 2001-08-14 | Ultratech Stepper, Inc. | Method of forming a silicide region in a Si substrate and a device having same |
| US6420264B1 (en) | 2000-04-12 | 2002-07-16 | Ultratech Stepper, Inc. | Method of forming a silicide region in a Si substrate and a device having same |
| US6475887B1 (en) * | 1993-09-16 | 2002-11-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| JP2003100770A (ja) * | 2001-09-20 | 2003-04-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8183643B2 (en) | 2000-09-28 | 2012-05-22 | Oki Semiconductor Co., Ltd. | Semiconductor device having silicide layer completely occupied amorphous layer formed in the substrate and an interface junction of (111) silicon plane |
| JP2012186425A (ja) * | 2011-03-08 | 2012-09-27 | Seiko Instruments Inc | 半導体装置および半導体装置の製造方法 |
-
1992
- 1992-09-25 JP JP25693892A patent/JP3234002B2/ja not_active Expired - Lifetime
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6475887B1 (en) * | 1993-09-16 | 2002-11-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| JPH07221044A (ja) * | 1994-02-08 | 1995-08-18 | Nec Corp | 半導体装置の製造方法 |
| JPH07245277A (ja) * | 1994-03-07 | 1995-09-19 | Nec Corp | 半導体装置の製造方法 |
| JPH0870053A (ja) * | 1994-06-21 | 1996-03-12 | Nec Corp | 半導体装置の製造方法 |
| JPH08274045A (ja) * | 1995-01-30 | 1996-10-18 | Nec Corp | 半導体装置の製造方法 |
| JPH08222644A (ja) * | 1995-02-14 | 1996-08-30 | Nec Corp | 半導体装置の製造方法 |
| JPH08330255A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 半導体装置の製造方法 |
| JPH09186104A (ja) * | 1995-10-28 | 1997-07-15 | Nec Corp | 半導体装置の製造方法 |
| JPH09186105A (ja) * | 1995-10-28 | 1997-07-15 | Nec Corp | 半導体装置の製造方法 |
| US5893751A (en) * | 1996-08-09 | 1999-04-13 | United Microelectronics Corporation | Self-aligned silicide manufacturing method |
| US5789310A (en) * | 1996-12-10 | 1998-08-04 | Advanced Micro Devices, Inc. | Method of forming shallow junctions by entrapment of interstitial atoms |
| WO1998033206A1 (en) * | 1997-01-29 | 1998-07-30 | Ultratech Stepper, Inc. | Method for forming a silicide region on a silicon body |
| US5888888A (en) * | 1997-01-29 | 1999-03-30 | Ultratech Stepper, Inc. | Method for forming a silicide region on a silicon body |
| US6268272B1 (en) | 1998-12-22 | 2001-07-31 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode with titanium polycide |
| US6274488B1 (en) | 2000-04-12 | 2001-08-14 | Ultratech Stepper, Inc. | Method of forming a silicide region in a Si substrate and a device having same |
| US6420264B1 (en) | 2000-04-12 | 2002-07-16 | Ultratech Stepper, Inc. | Method of forming a silicide region in a Si substrate and a device having same |
| US8183643B2 (en) | 2000-09-28 | 2012-05-22 | Oki Semiconductor Co., Ltd. | Semiconductor device having silicide layer completely occupied amorphous layer formed in the substrate and an interface junction of (111) silicon plane |
| JP2003100770A (ja) * | 2001-09-20 | 2003-04-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2012186425A (ja) * | 2011-03-08 | 2012-09-27 | Seiko Instruments Inc | 半導体装置および半導体装置の製造方法 |
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