JPH06112408A - 入力保護装置とその製造方法 - Google Patents
入力保護装置とその製造方法Info
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- JPH06112408A JPH06112408A JP4258371A JP25837192A JPH06112408A JP H06112408 A JPH06112408 A JP H06112408A JP 4258371 A JP4258371 A JP 4258371A JP 25837192 A JP25837192 A JP 25837192A JP H06112408 A JPH06112408 A JP H06112408A
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- protection device
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Abstract
(57)【要約】
【目的】入力保護回路のパターン面積を縮小する。
【構成】外部入力端子（ＩＮ）と内部回路の間にドレイ
ン（Ｄ）が接続され、ソース（Ｓ）とゲート（Ｇ）とが
共に接地電位Ｖｓｓに接続されたＭＩＳＦＥＴ（TR 11)
を有する入力保護回路において、前記ソース（Ｓ）とゲ
ート（Ｇ）を埋め込みコンタクト（BC)により、直接接
続する。
ン（Ｄ）が接続され、ソース（Ｓ）とゲート（Ｇ）とが
共に接地電位Ｖｓｓに接続されたＭＩＳＦＥＴ（TR 11)
を有する入力保護回路において、前記ソース（Ｓ）とゲ
ート（Ｇ）を埋め込みコンタクト（BC)により、直接接
続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の入力保護
装置とその製造方法に関する。
装置とその製造方法に関する。
【０００２】
【従来の技術】図９は従来の入力保護装置の回路構成を
示す図である。図において、（ＩＮ）はＰ型シリコン基
板上に設けられた外部入力端子、（Ｒ）は入力抵抗、
（TR 11）は絶縁ゲート型電界効果トランジスタ（以
下、ＭＩＳＦＥＴと略称する）である。ＭＩＳＦＥＴ
（TR 11）のドレイン（Ｄ）は入力抵抗（Ｒ）の一端と
図示しない内部回路の間に接続され、ソース（Ｓ）とゲ
ート（Ｇ）は共に接地電位Ｖｓｓに接続されている。こ
こで、ＭＩＳＦＥＴ（TR 11）は、ｎチャンネルエンハ
ンスメント型である。
示す図である。図において、（ＩＮ）はＰ型シリコン基
板上に設けられた外部入力端子、（Ｒ）は入力抵抗、
（TR 11）は絶縁ゲート型電界効果トランジスタ（以
下、ＭＩＳＦＥＴと略称する）である。ＭＩＳＦＥＴ
（TR 11）のドレイン（Ｄ）は入力抵抗（Ｒ）の一端と
図示しない内部回路の間に接続され、ソース（Ｓ）とゲ
ート（Ｇ）は共に接地電位Ｖｓｓに接続されている。こ
こで、ＭＩＳＦＥＴ（TR 11）は、ｎチャンネルエンハ
ンスメント型である。
【０００３】図１０は、図９に示したＭＩＳＦＥＴ（TR
11）のパターンレイアウトの例を示す図である。ま
た、図１１は図１０のＢ−Ｂ線における断面図である。
ｎ+型拡散層で形成されたドレイン（Ｄ）は、コンタク
ト（C 11）を介してアルミニウム配線（H 11）に接続さ
れている。アルミニウム配線（H 11）は、図９における
入力抵抗（Ｒ）と内部回路の間に接続されている。ｎ+
型拡散層で形成されたソース（Ｓ）は、コンタクト（C
12）を介してアルミニウム配線（H 12）に接続され、こ
のアルミニウム配線（H 12）は、コンタクト（C 13）を
介してポリシリコンで形成されたゲート（Ｇ）に接続さ
れている。そして、アルミニウム配線（H12)は、接地電
位Ｖｓｓに接続されている。
11）のパターンレイアウトの例を示す図である。ま
た、図１１は図１０のＢ−Ｂ線における断面図である。
ｎ+型拡散層で形成されたドレイン（Ｄ）は、コンタク
ト（C 11）を介してアルミニウム配線（H 11）に接続さ
れている。アルミニウム配線（H 11）は、図９における
入力抵抗（Ｒ）と内部回路の間に接続されている。ｎ+
型拡散層で形成されたソース（Ｓ）は、コンタクト（C
12）を介してアルミニウム配線（H 12）に接続され、こ
のアルミニウム配線（H 12）は、コンタクト（C 13）を
介してポリシリコンで形成されたゲート（Ｇ）に接続さ
れている。そして、アルミニウム配線（H12)は、接地電
位Ｖｓｓに接続されている。
【０００４】上記構成において、外部入力端子（ＩＮ）
に過大な異常電圧が印加されると、この電圧が入力抵抗
（Ｒ）を通してＭＩＳＦＥＴ（TR 11）のドレイン
（Ｄ）に到達し、ドレイン（Ｄ）とソース（Ｓ）の間の
アバランシェブレークダウンにより、アルミニウム配線
（H 12）を通して、接地電位Ｖｓｓに抜かれる。これに
より、内部回路に過大な電圧が印加されないようになっ
ている。
に過大な異常電圧が印加されると、この電圧が入力抵抗
（Ｒ）を通してＭＩＳＦＥＴ（TR 11）のドレイン
（Ｄ）に到達し、ドレイン（Ｄ）とソース（Ｓ）の間の
アバランシェブレークダウンにより、アルミニウム配線
（H 12）を通して、接地電位Ｖｓｓに抜かれる。これに
より、内部回路に過大な電圧が印加されないようになっ
ている。
【０００５】なお上述した技術は、特開昭６１−１２８
５５３号公報（H01L 29/78）等に記載されている。
５５３号公報（H01L 29/78）等に記載されている。
【０００６】
【発明が解決しようとする課題】ところで、ドレイン
（Ｄ）に到達した過大な電圧を十分に減衰させるために
はＭＩＳＦＥＴ（TR 11）のサイズを大きくして電流容
量を高めれば良い。しかしながら、パターン面積が増加
するという問題がある。そこで、パターン面積を小さく
するためのパターンレイアウトが様々に工夫されてい
る。図１０に示したパターンレイアウト例では、隣接す
る一対のＭＩＳＦＥＴのソース（Ｓ）を共通にしたラダ
ー型と呼ばれるパターンレイアウトを採用することでパ
ターン面積の縮小化を図っている。しかし、パターンレ
イアウトの工夫のみでパターン面積を縮小するには限界
があった。
（Ｄ）に到達した過大な電圧を十分に減衰させるために
はＭＩＳＦＥＴ（TR 11）のサイズを大きくして電流容
量を高めれば良い。しかしながら、パターン面積が増加
するという問題がある。そこで、パターン面積を小さく
するためのパターンレイアウトが様々に工夫されてい
る。図１０に示したパターンレイアウト例では、隣接す
る一対のＭＩＳＦＥＴのソース（Ｓ）を共通にしたラダ
ー型と呼ばれるパターンレイアウトを採用することでパ
ターン面積の縮小化を図っている。しかし、パターンレ
イアウトの工夫のみでパターン面積を縮小するには限界
があった。
【０００７】本発明は、上述した課題に鑑みて為された
ものであり、パターン面積を縮小し半導体装置の高集積
化に適した入力保護装置とその製造方法を提供すること
を目的としている。
ものであり、パターン面積を縮小し半導体装置の高集積
化に適した入力保護装置とその製造方法を提供すること
を目的としている。
【０００８】
【課題を解決するための手段】本発明の入力保護装置
は、図１に示すように、外部入力端子（ＩＮ）と内部回
路の間にドレイン（Ｄ）が接続され、ソース（Ｓ）とゲ
ート（Ｇ）とが共に接地電位Ｖｓｓに接続されたＭＩＳ
ＦＥＴ（TR 11）を有する入力保護装置において、前記
ソース（Ｓ）とゲート（Ｇ）が埋め込みコンタクト（B
C）により直接接続されていることを特徴としている。
は、図１に示すように、外部入力端子（ＩＮ）と内部回
路の間にドレイン（Ｄ）が接続され、ソース（Ｓ）とゲ
ート（Ｇ）とが共に接地電位Ｖｓｓに接続されたＭＩＳ
ＦＥＴ（TR 11）を有する入力保護装置において、前記
ソース（Ｓ）とゲート（Ｇ）が埋め込みコンタクト（B
C）により直接接続されていることを特徴としている。
【０００９】また、本発明の入力保護装置の製造方法
は、Ｐ型のシリコン基板（１１）上にＬＯＣＯＳ酸化膜
（１２）を形成する工程と前記基板（１１）上にゲート
酸化膜（１３）を形成する工程と、ソースとなる領域上
のゲート酸化膜（１３）を除去して基板（１１）の表面
を露出する工程と、前記工程で露出した基板（１１）の
表面に直接コンタクトし、かつゲート酸化膜（１３）上
に延在したポリシリコン膜（１４）を形成する工程と、
前記ポリシリコン膜（１４）にリンを熱拡散すると共に
前記コンタクト面から基板（１１）にリンを熱拡散して
ソース（Ｓ）を形成する工程と、ポリシリコン膜（１
４）の不要部分を除去してゲート（Ｇ）を形成する工程
と、前記ゲート（Ｇ）をマスクとしたイオン注入法によ
り、前記基板（１１）中にヒ素イオンを打ち込むことに
よりドレイン（Ｄ）を形成する工程とを有することを特
徴としている。
は、Ｐ型のシリコン基板（１１）上にＬＯＣＯＳ酸化膜
（１２）を形成する工程と前記基板（１１）上にゲート
酸化膜（１３）を形成する工程と、ソースとなる領域上
のゲート酸化膜（１３）を除去して基板（１１）の表面
を露出する工程と、前記工程で露出した基板（１１）の
表面に直接コンタクトし、かつゲート酸化膜（１３）上
に延在したポリシリコン膜（１４）を形成する工程と、
前記ポリシリコン膜（１４）にリンを熱拡散すると共に
前記コンタクト面から基板（１１）にリンを熱拡散して
ソース（Ｓ）を形成する工程と、ポリシリコン膜（１
４）の不要部分を除去してゲート（Ｇ）を形成する工程
と、前記ゲート（Ｇ）をマスクとしたイオン注入法によ
り、前記基板（１１）中にヒ素イオンを打ち込むことに
よりドレイン（Ｄ）を形成する工程とを有することを特
徴としている。
【００１０】
【作用】上述の手段によれば、ソース（Ｓ）とゲート
（Ｇ）が埋め込みコンタクト（BC）により直接接続され
ているので、従来におけるソース（Ｓ）上のコンタクト
（C 12)およびコンタクト（C 12)とコンタクト（C 13）
の間のアルミニウム配線（H 12)を不要とすることがで
きるので、その分パターン面積を縮小化できる。
（Ｇ）が埋め込みコンタクト（BC）により直接接続され
ているので、従来におけるソース（Ｓ）上のコンタクト
（C 12)およびコンタクト（C 12)とコンタクト（C 13）
の間のアルミニウム配線（H 12)を不要とすることがで
きるので、その分パターン面積を縮小化できる。
【００１１】
【実施例】次に本発明の入力保護装置の実施例を図１お
よび図２を参照して説明する。入力保護装置の回路構成
は、図９に示した従来例と同様なので説明は省略する。
図１は、本発明入力保護装置に係るＭＩＳＦＥＴ（TR 1
1）のパターンレイアウトを示す図であり、図２は図１
のＡ−Ａ線における断面図である。
よび図２を参照して説明する。入力保護装置の回路構成
は、図９に示した従来例と同様なので説明は省略する。
図１は、本発明入力保護装置に係るＭＩＳＦＥＴ（TR 1
1）のパターンレイアウトを示す図であり、図２は図１
のＡ−Ａ線における断面図である。
【００１２】ｎ+型拡散層で形成されたドレイン（Ｄ）
は、コンタクト（C 11）を介してアルミニウム配線（H
11）に接続されている。ｎ+型のポリシリコンからなる
ゲート（Ｇ）は、埋め込みコンタクト（BC）によって、
その下方のｎ+型拡散層で形成されたソース（Ｓ）に直
接接続されている。ゲート（Ｇ）は、コンタクト（C1
3）を介してアルミニウム配線（H13）に接続されてお
り、アルミニウム配線（H13）は接地電位Ｖｓｓに接続
されている。本発明によれば、ゲート（Ｇ）とソース
（Ｓ）とが埋め込みコンタクト（BC）で直接接続されて
いるので従来例におけるソース（Ｓ）上のコンタクト
（C 12)およびコンタクト（C 12)とコンタクト（C 13）
の間のアルミニウム配線（H 12)を不要とすることがで
きる。これにより、パターン面積を大幅に縮小化した入
力保護装置を提供できる。
は、コンタクト（C 11）を介してアルミニウム配線（H
11）に接続されている。ｎ+型のポリシリコンからなる
ゲート（Ｇ）は、埋め込みコンタクト（BC）によって、
その下方のｎ+型拡散層で形成されたソース（Ｓ）に直
接接続されている。ゲート（Ｇ）は、コンタクト（C1
3）を介してアルミニウム配線（H13）に接続されてお
り、アルミニウム配線（H13）は接地電位Ｖｓｓに接続
されている。本発明によれば、ゲート（Ｇ）とソース
（Ｓ）とが埋め込みコンタクト（BC）で直接接続されて
いるので従来例におけるソース（Ｓ）上のコンタクト
（C 12)およびコンタクト（C 12)とコンタクト（C 13）
の間のアルミニウム配線（H 12)を不要とすることがで
きる。これにより、パターン面積を大幅に縮小化した入
力保護装置を提供できる。
【００１３】次に、本発明の入力保護装置に係るＭＩＳ
ＦＥＴ（TR 11) の製造方法を図３乃至図８を参照して
説明する。まず、図３に示すように、Ｐ型シリコン基板
（１１）上の所定領域に、選択酸化法により、膜厚約８
０００ÅのＬＯＣＯＳ酸化膜（１２）を形成する。次い
で熱酸化によりＬＯＣＯＳ酸化膜（１２）を除く領域
に、膜厚約３００Åのゲート酸化膜（１３）を形成す
る。
ＦＥＴ（TR 11) の製造方法を図３乃至図８を参照して
説明する。まず、図３に示すように、Ｐ型シリコン基板
（１１）上の所定領域に、選択酸化法により、膜厚約８
０００ÅのＬＯＣＯＳ酸化膜（１２）を形成する。次い
で熱酸化によりＬＯＣＯＳ酸化膜（１２）を除く領域
に、膜厚約３００Åのゲート酸化膜（１３）を形成す
る。
【００１４】次に、図４に示すように、ホトエッチング
によってソース（Ｓ）となる領域上のゲート酸化膜（１
３）を除去して、基板（１１）の表面を露出する。ゲー
ト酸化膜（１３）のエッチングには、希フッ酸をエッチ
ャントとしたウエットエッチング、あるいはＣＤＥ法
（Chemical Dry Etching)を用いる。そして、減圧ＣＶ
Ｄ法により、前記基板（１１）の露出面に直接コンタク
トし、かつゲート酸化膜（１３）上に延在した、膜厚約
４０００Åのポリシリコン膜（１４）を形成するなおポ
リシリコン膜（１４）に代えて、シリサイドポリシリコ
ン膜（たとえば、Ｗｓｉｘ／Ｐｏｌｙ−Ｓｉ膜）を形成
してもよい。
によってソース（Ｓ）となる領域上のゲート酸化膜（１
３）を除去して、基板（１１）の表面を露出する。ゲー
ト酸化膜（１３）のエッチングには、希フッ酸をエッチ
ャントとしたウエットエッチング、あるいはＣＤＥ法
（Chemical Dry Etching)を用いる。そして、減圧ＣＶ
Ｄ法により、前記基板（１１）の露出面に直接コンタク
トし、かつゲート酸化膜（１３）上に延在した、膜厚約
４０００Åのポリシリコン膜（１４）を形成するなおポ
リシリコン膜（１４）に代えて、シリサイドポリシリコ
ン膜（たとえば、Ｗｓｉｘ／Ｐｏｌｙ−Ｓｉ膜）を形成
してもよい。
【００１５】次いで、図５に示すように、たとえばＰＯ
Ｃｌ3 を用いた熱拡散法によって、リンをポリシリコン
膜（１４）に熱拡散する。ポリシリコン膜（１４）中に
熱拡散されたリンは、さらに前記コンタクト面から基板
（１１）中に熱拡散され、ｎ+型拡散層が形成される。
このｎ+型拡散層が、ソース（Ｓ）となる。これによ
り、ソース（Ｓ）とゲート（Ｇ）となるポリシリコン膜
（１４）とが直接コンタクトされる。この接続部分が埋
め込みコンタクト（BC）である。
Ｃｌ3 を用いた熱拡散法によって、リンをポリシリコン
膜（１４）に熱拡散する。ポリシリコン膜（１４）中に
熱拡散されたリンは、さらに前記コンタクト面から基板
（１１）中に熱拡散され、ｎ+型拡散層が形成される。
このｎ+型拡散層が、ソース（Ｓ）となる。これによ
り、ソース（Ｓ）とゲート（Ｇ）となるポリシリコン膜
（１４）とが直接コンタクトされる。この接続部分が埋
め込みコンタクト（BC）である。
【００１６】続いて、図６に示すように、ホトエッチン
グにより、ポリシリコン膜（１４）の不要部分をエッチ
ングして、その両端部分がゲート絶縁膜（１３）上に終
端しその中央部分がソース（Ｓ）上に位置するようにゲ
ート（Ｇ）を形成する。次に、図７に示すように、ゲー
ト（Ｇ）をマスクとして使用し、基板（１１）の上方か
らイオン注入法によって、ヒ素イオン（75Ａｓ+）を基
板（１１）中に打ち込むことにより、ｎ+型拡散層から
なるドレイン（Ｄ）を形成する。このイオン注入条件
は、たとえば加速エネルギー：７０ＫｅＶ，注入量：５
×１０15／ｃｍ2 である。
グにより、ポリシリコン膜（１４）の不要部分をエッチ
ングして、その両端部分がゲート絶縁膜（１３）上に終
端しその中央部分がソース（Ｓ）上に位置するようにゲ
ート（Ｇ）を形成する。次に、図７に示すように、ゲー
ト（Ｇ）をマスクとして使用し、基板（１１）の上方か
らイオン注入法によって、ヒ素イオン（75Ａｓ+）を基
板（１１）中に打ち込むことにより、ｎ+型拡散層から
なるドレイン（Ｄ）を形成する。このイオン注入条件
は、たとえば加速エネルギー：７０ＫｅＶ，注入量：５
×１０15／ｃｍ2 である。
【００１７】この後は、減圧ＣＶＤ法により、ＢＰＳＧ
膜等からなる層間絶縁膜（１５）を形成し、ホトエッチ
ングによって、ドレイン（Ｄ）上の層間絶縁膜（１５）
に、コンタクト（C 12）に相当する位置にコンタクトホ
ール（１６）を形成する。なお、ゲート（Ｇ）上の層間
絶縁膜（１５）にもコンタクト（C 13）に相当する位置
にコンタクトホールが形成される（図示しない）。
膜等からなる層間絶縁膜（１５）を形成し、ホトエッチ
ングによって、ドレイン（Ｄ）上の層間絶縁膜（１５）
に、コンタクト（C 12）に相当する位置にコンタクトホ
ール（１６）を形成する。なお、ゲート（Ｇ）上の層間
絶縁膜（１５）にもコンタクト（C 13）に相当する位置
にコンタクトホールが形成される（図示しない）。
【００１８】次に、ドレイン（Ｄ）と接続するアルミニ
ウム配線（H 11）およびゲート（Ｇと接続するアルミニ
ウム配線（H 13）を形成する。以上により、本発明の入
力保護装置に係るＭＩＳＦＥＴ（TR 11)を完成する。
ウム配線（H 11）およびゲート（Ｇと接続するアルミニ
ウム配線（H 13）を形成する。以上により、本発明の入
力保護装置に係るＭＩＳＦＥＴ（TR 11)を完成する。
【００１９】
【発明の効果】本発明によれば、ゲート（Ｇ）とソース
（Ｓ）とが共に接地電位に接続されたＭＩＳＦＥＴを有
する入力保護装置において、ゲート（Ｇ）とソース
（Ｓ）とが埋め込みコンタクト（BC）で直接接続されて
いるので、従来のソース（Ｓ）上のコンタクト（C 12)
およびコンタクト（C 12)とコンタクト（C 13）の間の
アルミニウム配線（H 12)を不要とすることができるの
で、その分パターン面積を縮小化できる。
（Ｓ）とが共に接地電位に接続されたＭＩＳＦＥＴを有
する入力保護装置において、ゲート（Ｇ）とソース
（Ｓ）とが埋め込みコンタクト（BC）で直接接続されて
いるので、従来のソース（Ｓ）上のコンタクト（C 12)
およびコンタクト（C 12)とコンタクト（C 13）の間の
アルミニウム配線（H 12)を不要とすることができるの
で、その分パターン面積を縮小化できる。
【図１】本発明の入力保護装置に係るＭＩＳＦＥＴのパ
ターンレイアウト図である。
ターンレイアウト図である。
【図２】図１におけるＡ−Ａ線断面を示す図である。
【図３】本発明の入力保護装置に係るＭＩＳＦＥＴの製
造方法を示す第１の断面図である。
造方法を示す第１の断面図である。
【図４】本発明の入力保護装置に係るＭＩＳＦＥＴの製
造方法を示す第２の断面図である。
造方法を示す第２の断面図である。
【図５】本発明の入力保護装置に係るＭＩＳＦＥＴの製
造方法を示す第３の断面図である。
造方法を示す第３の断面図である。
【図６】本発明の入力保護装置に係るＭＩＳＦＥＴの製
造方法を示す第４の断面図である。
造方法を示す第４の断面図である。
【図７】本発明の入力保護装置に係るＭＩＳＦＥＴの製
造方法を示す第５の断面図である。
造方法を示す第５の断面図である。
【図８】本発明の入力保護装置に係るＭＩＳＦＥＴの製
造方法を示す第６の断面図である。
造方法を示す第６の断面図である。
【図９】入力保護装置の回路構成を示す図である。
【図１０】従来例の入力保護装置に係るＭＩＳＦＥＴの
パターンレイアウト図である。
パターンレイアウト図である。
【図１１】図１０におけるＢ−Ｂ線断面を示す図であ
る。
る。
Claims (2)
- 【請求項１】 外部入力端子と内部回路の間にドレイン
が接続され、ソースとゲートとが共に接地電位に接続さ
れた絶縁ゲート型電界効果トランジスタを有する入力保
護装置において、前記ソースとゲートが埋め込みコンタ
クトにより直接接続されていることを特徴とする入力保
護装置。 - 【請求項２】 一導電型の半導体基板上にＬＯＣＯＳ酸
化膜を形成する工程と、 前記基板上にゲート酸化膜を形成する工程と、 ソースとなる領域上のゲート酸化膜を除去して基板表面
を露出する工程と、 前記工程で露出した基板表面に直接コンタクトし、かつ
ゲート酸化膜上に延在したポリシリコン膜を形成する工
程と、 前記ポリシリコン膜に逆導電型の不純物を熱拡散すると
共に前記コンタクト面から基板に該逆導電型の不純物を
熱拡散してソースを形成する工程と、 ポリシリコン膜の不要部分を除去してゲートを形成する
工程と、 前記ゲートをマスクとしたイオン注入法により、前記基
板中に逆導電型の不純物イオンを打ち込むことによりド
レインを形成する工程とを有することを特徴とする請求
項１記載の入力保護装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258371A JPH06112408A (ja) | 1992-09-28 | 1992-09-28 | 入力保護装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258371A JPH06112408A (ja) | 1992-09-28 | 1992-09-28 | 入力保護装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112408A true JPH06112408A (ja) | 1994-04-22 |
Family
ID=17319319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4258371A Pending JPH06112408A (ja) | 1992-09-28 | 1992-09-28 | 入力保護装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112408A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696732B2 (en) | 2001-11-01 | 2004-02-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having S/D to S/D connection and isolation region between two semiconductor elements |
| JPWO2022138285A1 (ja) * | 2020-12-21 | 2022-06-30 |
-
1992
- 1992-09-28 JP JP4258371A patent/JPH06112408A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696732B2 (en) | 2001-11-01 | 2004-02-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having S/D to S/D connection and isolation region between two semiconductor elements |
| JPWO2022138285A1 (ja) * | 2020-12-21 | 2022-06-30 |
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