JPH06112485A - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
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- JPH06112485A JPH06112485A JP25848492A JP25848492A JPH06112485A JP H06112485 A JPH06112485 A JP H06112485A JP 25848492 A JP25848492 A JP 25848492A JP 25848492 A JP25848492 A JP 25848492A JP H06112485 A JPH06112485 A JP H06112485A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 薄膜トランジスタアレイのゲート絶縁層多層
化の副作用として生じる特性の劣化および不安定性を防
止する。 【構成】 逆スタガー型薄膜トランジスタのゲート絶縁
層（２層構造）をアモルファスシリコン半導体層の下部
について単層構造とし、ゲート絶縁層の実効膜厚を薄く
する。 【効果】 動作特性を向上させることができ、また、ゲ
ート絶縁層が単層で界面を持たないために界面準位によ
る電荷のトラップなどがなくなり動作安定性が向上し、
配線交差部の絶縁層は２層のまま残されるので層間ショ
ートの増大を抑えることができる。
化の副作用として生じる特性の劣化および不安定性を防
止する。 【構成】 逆スタガー型薄膜トランジスタのゲート絶縁
層（２層構造）をアモルファスシリコン半導体層の下部
について単層構造とし、ゲート絶縁層の実効膜厚を薄く
する。 【効果】 動作特性を向上させることができ、また、ゲ
ート絶縁層が単層で界面を持たないために界面準位によ
る電荷のトラップなどがなくなり動作安定性が向上し、
配線交差部の絶縁層は２層のまま残されるので層間ショ
ートの増大を抑えることができる。
Description
【０００１】
【産業上の利用分野】本発明は、アモルファスシリコン
を用いた逆スタガー型チャネル堀込み構造の薄膜トラン
ジスタアレイに関し、特にアクティブマトリクス型液晶
ディスプレイの駆動用素子として用いられる薄膜トラン
ジスタアレイに関する。
を用いた逆スタガー型チャネル堀込み構造の薄膜トラン
ジスタアレイに関し、特にアクティブマトリクス型液晶
ディスプレイの駆動用素子として用いられる薄膜トラン
ジスタアレイに関する。
【０００２】
【従来の技術】図５は従来の薄膜トランジスタアレイの
構成を示す縦断面図である。従来の薄膜トランジスタア
レイは、絶縁基板を構成するガラス基板３０１上にアル
ミ、クロム、タンタルなどの金属をスパッタ法により成
膜し、これをフォトリソグラフィとウェットエッチング
の方法によりゲート電極３０２を形成しパターニングす
る。次に、窒化シリコン（１００ｎｍ）および酸化シリ
コン膜（３００ｎｍ）が積層されたゲート絶縁層（１）
３０９（４００ｎｍ）と、アモルファスシリコン膜（３
００ｎｍ）およびリンをドープしたｎ型アモルファスシ
リコン膜（６０ｎｍ）により形成されたゲート絶縁層
（２）３１０とをプラズマＣＶＤ法により真空中で連続
成膜する。
構成を示す縦断面図である。従来の薄膜トランジスタア
レイは、絶縁基板を構成するガラス基板３０１上にアル
ミ、クロム、タンタルなどの金属をスパッタ法により成
膜し、これをフォトリソグラフィとウェットエッチング
の方法によりゲート電極３０２を形成しパターニングす
る。次に、窒化シリコン（１００ｎｍ）および酸化シリ
コン膜（３００ｎｍ）が積層されたゲート絶縁層（１）
３０９（４００ｎｍ）と、アモルファスシリコン膜（３
００ｎｍ）およびリンをドープしたｎ型アモルファスシ
リコン膜（６０ｎｍ）により形成されたゲート絶縁層
（２）３１０とをプラズマＣＶＤ法により真空中で連続
成膜する。
【０００３】次に、アモルファスシリコンのｎ−アモル
ファスシリコン膜をフォトリソグラフィとドライエッチ
ングの方法によりしま状に加工してアモルファスシリコ
ン半導体層３０３を形成し、さらに、ゲート絶縁層
（１）３０９にも同様の方法により電極接続用のコンタ
クトホールを形成する。その後、これらの上に再度アル
ミ、クロム、などの金属を成膜し、これをフォトリソグ
ラフィの方法によりソース電極３０５およびドレイン電
極３０６の配線をパターニングする。
ファスシリコン膜をフォトリソグラフィとドライエッチ
ングの方法によりしま状に加工してアモルファスシリコ
ン半導体層３０３を形成し、さらに、ゲート絶縁層
（１）３０９にも同様の方法により電極接続用のコンタ
クトホールを形成する。その後、これらの上に再度アル
ミ、クロム、などの金属を成膜し、これをフォトリソグ
ラフィの方法によりソース電極３０５およびドレイン電
極３０６の配線をパターニングする。
【０００４】次いで、チャネル形成のためにアモルファ
スシリコン半導体層３０３上に残ったｎ−アモルファス
シリコン膜をドライエッチング法により除去し、（以
下、チャネルエッチングという）、最後に堀込んだチャ
ネルを保護するためのパシベーション膜３０８として窒
化シリコン膜をプラズマＣＶＤ法により成膜し、電極接
続用のコンタクトホールをフォトリソグラフィの方法に
より形成する。
スシリコン半導体層３０３上に残ったｎ−アモルファス
シリコン膜をドライエッチング法により除去し、（以
下、チャネルエッチングという）、最後に堀込んだチャ
ネルを保護するためのパシベーション膜３０８として窒
化シリコン膜をプラズマＣＶＤ法により成膜し、電極接
続用のコンタクトホールをフォトリソグラフィの方法に
より形成する。
【０００５】
【発明が解決しようとする課題】上述した従来の薄膜ト
ランジスタアレイは、ゲート電極とソースおよびドレイ
ン電極との交差部における層間ショートの防止、あるい
はゲート電極の保護のためにゲート絶縁層を二重化して
いる。そのためにトランジスタ部のゲート絶縁層の厚さ
が増大しトランジスタの特性が劣化し、ゲート絶縁層の
中に界面準位や電荷トラップなどが生じ易くなり特性を
不安定化させる問題があった。
ランジスタアレイは、ゲート電極とソースおよびドレイ
ン電極との交差部における層間ショートの防止、あるい
はゲート電極の保護のためにゲート絶縁層を二重化して
いる。そのためにトランジスタ部のゲート絶縁層の厚さ
が増大しトランジスタの特性が劣化し、ゲート絶縁層の
中に界面準位や電荷トラップなどが生じ易くなり特性を
不安定化させる問題があった。
【０００６】本発明はこのような問題を解決するもの
で、ゲート絶縁層を薄くし、複雑な界面をなくして動作
特性および安定性を向上させることができる薄膜トラン
ジスタアレイを提供することを目的とする。
で、ゲート絶縁層を薄くし、複雑な界面をなくして動作
特性および安定性を向上させることができる薄膜トラン
ジスタアレイを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、絶縁基板上に
ゲート電極、ゲート絶縁層、しま状に加工したアモルフ
ァスシリコン半導体層、オーミックコンタクト層、ソー
スおよびドレイン電極が順次積層されパターニングされ
た後にチャネル部分のオーミックコンタクト層がエッチ
ング除去されてパシベーション膜が積層され、さらにパ
ターニングされて形成された薄膜トランジスタアレイに
おいて、前記ゲート電極上の前記ゲート絶縁層を前記ア
モルファスシリコン半導体層の下部については単層構造
としそれ以外については複層構造に構成したことを特徴
とする。
ゲート電極、ゲート絶縁層、しま状に加工したアモルフ
ァスシリコン半導体層、オーミックコンタクト層、ソー
スおよびドレイン電極が順次積層されパターニングされ
た後にチャネル部分のオーミックコンタクト層がエッチ
ング除去されてパシベーション膜が積層され、さらにパ
ターニングされて形成された薄膜トランジスタアレイに
おいて、前記ゲート電極上の前記ゲート絶縁層を前記ア
モルファスシリコン半導体層の下部については単層構造
としそれ以外については複層構造に構成したことを特徴
とする。
【０００８】前記複層構造のゲート絶縁層は、少なくと
も窒化シリコン膜を含む絶縁性膜の積層構造で形成さ
れ、この窒化シリコン膜が前記アモルファスシリコン半
導体層と接する構造にすることができる。
も窒化シリコン膜を含む絶縁性膜の積層構造で形成さ
れ、この窒化シリコン膜が前記アモルファスシリコン半
導体層と接する構造にすることができる。
【０００９】
【作用】薄膜トランジスタの実効移動度はゲート絶縁層
の誘電率と膜厚に大きく依存し、その動作安定性もゲー
ト絶縁層中の不純物、構造形成の準位、およびトラップ
に大きく関わっている。本発明ではゲート絶縁層をトラ
ンジスタの動作部分であるアモルファスシリコン半導体
層との交差部で単層にしてゲート絶縁膜層を薄くし、複
雑な界面をもたないようにする。これにより、動作特性
および安定性を向上させることができる。
の誘電率と膜厚に大きく依存し、その動作安定性もゲー
ト絶縁層中の不純物、構造形成の準位、およびトラップ
に大きく関わっている。本発明ではゲート絶縁層をトラ
ンジスタの動作部分であるアモルファスシリコン半導体
層との交差部で単層にしてゲート絶縁膜層を薄くし、複
雑な界面をもたないようにする。これにより、動作特性
および安定性を向上させることができる。
【００１０】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。
る。
【００１１】（第一実施例）図１は本発明第一実施例の
構成を示す縦断面図である。
構成を示す縦断面図である。
【００１２】本発明第一実施例は、厚さ約１ｍｍの低ア
ルカリのガラス基板１０１上に金属クロム（１００ｎ
ｍ）をスパッタ法で成膜し、これをフォトリソグラフィ
とウエットエッチングの方法により所定のパターンに加
工してゲート電極１０２を形成する。次に、スパッタ法
により酸化シリコン膜（１５０ｎｍ）をガラス基板１０
１の全面に披着形成した後、フォトリソグラフィとドラ
イエッチングの技術によりアモルファスシリコン半導体
層１０３と交差する予定の部分の酸化シリコン膜を除去
してゲート絶縁層（１）１０９を形成するさらに、プラ
ズマＣＶＤ法により窒化シリコン膜（３００ｎｍ）、ア
モルファスシリコン膜（３００ｎｍ）、ｎ−アモルファ
スシリコン膜（６０ｎｍ）を真空中で連続成膜する。窒
化シリコン膜はゲート絶縁層（２）１１０となる。次に
アモルファスシリコン膜およびｎ−アモルファスシリコ
ン膜をフォトリソグラフィとドライエッチングの方法に
よりゲート電極１０２およびその必要な部分上に所定の
パターンに加工してアモルファスシリコン半導体層１０
３を形成し、残ったゲート絶縁層（１）１０９の所定の
位置をフォトリソグラフィとドライエッチングの方法に
より電極接続用のコンタクトホールを開ける。
ルカリのガラス基板１０１上に金属クロム（１００ｎ
ｍ）をスパッタ法で成膜し、これをフォトリソグラフィ
とウエットエッチングの方法により所定のパターンに加
工してゲート電極１０２を形成する。次に、スパッタ法
により酸化シリコン膜（１５０ｎｍ）をガラス基板１０
１の全面に披着形成した後、フォトリソグラフィとドラ
イエッチングの技術によりアモルファスシリコン半導体
層１０３と交差する予定の部分の酸化シリコン膜を除去
してゲート絶縁層（１）１０９を形成するさらに、プラ
ズマＣＶＤ法により窒化シリコン膜（３００ｎｍ）、ア
モルファスシリコン膜（３００ｎｍ）、ｎ−アモルファ
スシリコン膜（６０ｎｍ）を真空中で連続成膜する。窒
化シリコン膜はゲート絶縁層（２）１１０となる。次に
アモルファスシリコン膜およびｎ−アモルファスシリコ
ン膜をフォトリソグラフィとドライエッチングの方法に
よりゲート電極１０２およびその必要な部分上に所定の
パターンに加工してアモルファスシリコン半導体層１０
３を形成し、残ったゲート絶縁層（１）１０９の所定の
位置をフォトリソグラフィとドライエッチングの方法に
より電極接続用のコンタクトホールを開ける。
【００１３】この上に電極材として金属クロム膜（２０
０ｎｍ）をスパッタ法により成膜し、フォトリソグラフ
ィとドライエッチングの方法により所定のパターンに加
工してソース電極１０５およびドレイン電極１０６を形
成する。次に、チャネル形成のためにアモルファスシリ
コン半導体層１０３上に残ったｎ−アモルファスシリコ
ン膜をソース電極１０５およびドレイン電極１０６をマ
スクとしてドライエッチング法により約１５０ｎｍ除去
する。ソース電極１０５およびドレイン電極１０６の下
に残ったｎ−アモルファスシリコン膜はオーミックコン
タクト層１０７となる。
０ｎｍ）をスパッタ法により成膜し、フォトリソグラフ
ィとドライエッチングの方法により所定のパターンに加
工してソース電極１０５およびドレイン電極１０６を形
成する。次に、チャネル形成のためにアモルファスシリ
コン半導体層１０３上に残ったｎ−アモルファスシリコ
ン膜をソース電極１０５およびドレイン電極１０６をマ
スクとしてドライエッチング法により約１５０ｎｍ除去
する。ソース電極１０５およびドレイン電極１０６の下
に残ったｎ−アモルファスシリコン膜はオーミックコン
タクト層１０７となる。
【００１４】最後に堀込んだチャネルを保護するための
パシベーション膜１０８として窒化シリコン膜をプラズ
マＣＶＤ法により成膜し、その後に電極接続用のコンタ
クトホールをフォトリソグラフィの方法により所定の位
置に形成する。
パシベーション膜１０８として窒化シリコン膜をプラズ
マＣＶＤ法により成膜し、その後に電極接続用のコンタ
クトホールをフォトリソグラフィの方法により所定の位
置に形成する。
【００１５】本発明第一実施例による薄膜トランジスタ
アレイの動作特性を図３に示す。本発明による薄膜トラ
ンジスタアレイではゲート絶縁層が単層で薄いため従来
例に比べて移動度の高い良好なトランジスタアレイ特性
が得られる。また、図４にゲートに±３０Ｖストレス電
圧を印加した際のしきい値電圧のシフト量を示す。本実
施例によるトランジスタの動作安定性が従来例に比べて
改善されていることがわかる。
アレイの動作特性を図３に示す。本発明による薄膜トラ
ンジスタアレイではゲート絶縁層が単層で薄いため従来
例に比べて移動度の高い良好なトランジスタアレイ特性
が得られる。また、図４にゲートに±３０Ｖストレス電
圧を印加した際のしきい値電圧のシフト量を示す。本実
施例によるトランジスタの動作安定性が従来例に比べて
改善されていることがわかる。
【００１６】（第二実施例）図２は本発明第二実施例の
構成を示す縦断面図である。
構成を示す縦断面図である。
【００１７】本発明第二実施例は、厚さ約１ｍｍの低ア
ルカリのガラス基板２０１上に金属クロム（１００ｎ
ｍ）をスパッタ法で成膜し、これをフォトリソグラフィ
とウエットエッチングの方法により所定のパターンに加
工してゲート電極２０２を形成する。さらに、プラズマ
ＣＶＤ法により窒化シリコン膜（３００ｎｍ）、アモル
ファスシリコン膜（１００ｎｍ）を真空中で連続成膜す
る。窒化シリコン膜はゲート絶縁層（１）２０９とな
る。
ルカリのガラス基板２０１上に金属クロム（１００ｎ
ｍ）をスパッタ法で成膜し、これをフォトリソグラフィ
とウエットエッチングの方法により所定のパターンに加
工してゲート電極２０２を形成する。さらに、プラズマ
ＣＶＤ法により窒化シリコン膜（３００ｎｍ）、アモル
ファスシリコン膜（１００ｎｍ）を真空中で連続成膜す
る。窒化シリコン膜はゲート絶縁層（１）２０９とな
る。
【００１８】次に、アモルファスシリコン膜をフォトリ
ソグラフィとドライエッチングの方法によりゲート電極
２０２およびその他必要な部分上に所定のパターンに加
工してアモルファスシリコン半導体層２０３を形成す
る。この上にプラズマＣＶＤ法により再度窒化シリコン
膜（２００ｎｍ）を形成し、フォトリソグラフィとドラ
イエッチングの方法によりゲート電極２０２とアモルフ
ァスシリコン半導体層２０３との接続用コンタクトホー
ルを開口しゲート絶縁層（２）２１０を形成する。さら
に、このゲート絶縁層（２）２１０をマスクとしてイオ
ン打ち込み法によりアモルファスシリコン半導体層２０
３にリンをドーピングしてオーミックコンタクト層２０
７を形成する。この上に電極材として金属クロム膜（２
００ｎｍ）をスパッタ法により成膜しフォトリソグラフ
ィとドライエッチングの方法により所定のパターンに加
工してソース電極２０５およびドレイン電極２０６を形
成し，さらにパシベーション膜２０８を形成する。
ソグラフィとドライエッチングの方法によりゲート電極
２０２およびその他必要な部分上に所定のパターンに加
工してアモルファスシリコン半導体層２０３を形成す
る。この上にプラズマＣＶＤ法により再度窒化シリコン
膜（２００ｎｍ）を形成し、フォトリソグラフィとドラ
イエッチングの方法によりゲート電極２０２とアモルフ
ァスシリコン半導体層２０３との接続用コンタクトホー
ルを開口しゲート絶縁層（２）２１０を形成する。さら
に、このゲート絶縁層（２）２１０をマスクとしてイオ
ン打ち込み法によりアモルファスシリコン半導体層２０
３にリンをドーピングしてオーミックコンタクト層２０
７を形成する。この上に電極材として金属クロム膜（２
００ｎｍ）をスパッタ法により成膜しフォトリソグラフ
ィとドライエッチングの方法により所定のパターンに加
工してソース電極２０５およびドレイン電極２０６を形
成し，さらにパシベーション膜２０８を形成する。
【００１９】本第二実施例ではチャネルの堀込み工程が
無くアモルファスシリコンの膜厚が薄くできるため動作
特性をさらに向上させることができる。
無くアモルファスシリコンの膜厚が薄くできるため動作
特性をさらに向上させることができる。
【００２０】
【発明の効果】以上説明したように本発明によれば、薄
膜トランジスタアレイのゲート絶縁層がトランジスタの
動作部分であるアモルファスシリコン半導体層との交差
部を単層に構成されるために、ゲート絶縁層の厚さを薄
くするとともに、複雑な界面をなくすことができ、動作
特性および安定性を向上させることができる効果があ
る。
膜トランジスタアレイのゲート絶縁層がトランジスタの
動作部分であるアモルファスシリコン半導体層との交差
部を単層に構成されるために、ゲート絶縁層の厚さを薄
くするとともに、複雑な界面をなくすことができ、動作
特性および安定性を向上させることができる効果があ
る。
【図１】本発明第一実施例の構成を示す縦断面図。
【図２】本発明第二実施例の構成を示す縦断面図。
【図３】本発明実施例における効果を示す薄膜トランジ
スタアレイのゲート電圧に対する電流の特性曲線図。
スタアレイのゲート電圧に対する電流の特性曲線図。
【図４】本発明実施例における効果を示す薄膜トランジ
スタのゲートストレス印加電圧に対するしきい値電圧変
化量の特性曲線図。
スタのゲートストレス印加電圧に対するしきい値電圧変
化量の特性曲線図。
【図５】従来例の構成を示す縦断面図。
１０１、２０１、３０１ ガラス基板 １０２、２０２、３０２ ゲート電極 １０３、２０３、３０３ アモルファスシリコン半導体
層 １０５、２０５、３０５ ソース電極 １０６、２０６、３０６ ドレイン電極 １０７、２０７、３０７ オーミックコンタクト層 １０８、２０８、３０８ パシベーション膜 １０９、２０９、３０９ ゲート絶縁層（１） １１０、２１０、３１０ ゲート絶縁層（２）
層 １０５、２０５、３０５ ソース電極 １０６、２０６、３０６ ドレイン電極 １０７、２０７、３０７ オーミックコンタクト層 １０８、２０８、３０８ パシベーション膜 １０９、２０９、３０９ ゲート絶縁層（１） １１０、２１０、３１０ ゲート絶縁層（２）
Claims (2)
- 【請求項１】 絶縁基板上にゲート電極、ゲート絶縁
層、しま状に加工したアモルファスシリコン半導体層、
オーミックコンタクト層、ソースおよびドレイン電極が
順次積層されパターニングされた後にチャネル部分のオ
ーミックコンタクト層がエッチング除去されてパシベー
ション膜が積層され、さらにパターニングされて形成さ
れた薄膜トランジスタアレイにおいて、 前記ゲート電極上の前記ゲート絶縁層を前記アモルファ
スシリコン半導体層の下部については単層構造としそれ
以外については複層構造に構成したことを特徴とする薄
膜トランジスタアレイ。 - 【請求項２】 前記複層構造のゲート絶縁層は、少なく
とも窒化シリコン膜を含む絶縁性膜の積層構造で形成さ
れ、この窒化シリコン膜が前記アモルファスシリコン半
導体層と接する構造である請求項１記載の薄膜トランジ
スタアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25848492A JP2956380B2 (ja) | 1992-09-28 | 1992-09-28 | 薄膜トランジスタアレイおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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1992
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