JPH06120353A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06120353A JPH06120353A JP26578692A JP26578692A JPH06120353A JP H06120353 A JPH06120353 A JP H06120353A JP 26578692 A JP26578692 A JP 26578692A JP 26578692 A JP26578692 A JP 26578692A JP H06120353 A JPH06120353 A JP H06120353A
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Abstract
(57)【要約】
【目的】 ＥＢ直描を用いてスルーホールを形成する場
合、エッチングの制御が容易な半導体装置の製造方法を
提供すること。 【構成】 絶縁膜４３上に窒化チタン膜４５を形成す
る。窒化チタン膜４５が電子線によってレジストが帯電
することを防止する役目と絶縁層４３をエッチングする
際のマスクの役目をしている。窒化チタン膜４５上にＥ
Ｂ直描用レジスト４７が形成されている。電子線により
ＥＢ直描用レジスト４７を露光し、現像した後、ＥＢ直
描用レジスト４７をマスクとして窒化チタン膜４５を選
択的にエッチング除去する。そして窒化チタン膜４５を
マスクとして絶縁膜４３を選択的にエッチング除去しス
ルーホール５１を形成する。
合、エッチングの制御が容易な半導体装置の製造方法を
提供すること。 【構成】 絶縁膜４３上に窒化チタン膜４５を形成す
る。窒化チタン膜４５が電子線によってレジストが帯電
することを防止する役目と絶縁層４３をエッチングする
際のマスクの役目をしている。窒化チタン膜４５上にＥ
Ｂ直描用レジスト４７が形成されている。電子線により
ＥＢ直描用レジスト４７を露光し、現像した後、ＥＢ直
描用レジスト４７をマスクとして窒化チタン膜４５を選
択的にエッチング除去する。そして窒化チタン膜４５を
マスクとして絶縁膜４３を選択的にエッチング除去しス
ルーホール５１を形成する。
Description
【０００１】
【産業上の利用分野】この発明はスルーホールを備えた
半導体装置の製造方法に関するものであり、特にスルー
ホールを形成する際のマスクとなるレジストを電子線で
露光する半導体装置の製造方法に関するものである。
半導体装置の製造方法に関するものであり、特にスルー
ホールを形成する際のマスクとなるレジストを電子線で
露光する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の微細化によりスルーホール
も微細化している。スルーホールの径が０．４μｍ以下
になるとスルーホールは電子線ウェハ直接描画法（以下
ＥＢ直描という）で形成される。従来のＥＢ直描を用い
た半導体装置の製造方法を以下に説明する。
も微細化している。スルーホールの径が０．４μｍ以下
になるとスルーホールは電子線ウェハ直接描画法（以下
ＥＢ直描という）で形成される。従来のＥＢ直描を用い
た半導体装置の製造方法を以下に説明する。
【０００３】図２０に示すように、シリコン基板１の主
表面に間隔をあけてＬＯＣＯＳ法を用いてフィールド酸
化膜３を形成する。次にシリコン基板１の主表面全面に
熱酸化によってゲート酸化膜となるシリコン酸化膜５を
形成する。次にシリコン酸化膜５上にＣＶＤ法を用いて
多結晶シリコン膜を形成し、多結晶シリコン膜上にスパ
ッタリング法を用いてタングステンシリサイドを形成
し、写真製版技術とエッチング技術を用いてパターニン
グし多結晶シリコンとタングステンシリサイドの２層構
造からなる第１配線膜７を形成する。
表面に間隔をあけてＬＯＣＯＳ法を用いてフィールド酸
化膜３を形成する。次にシリコン基板１の主表面全面に
熱酸化によってゲート酸化膜となるシリコン酸化膜５を
形成する。次にシリコン酸化膜５上にＣＶＤ法を用いて
多結晶シリコン膜を形成し、多結晶シリコン膜上にスパ
ッタリング法を用いてタングステンシリサイドを形成
し、写真製版技術とエッチング技術を用いてパターニン
グし多結晶シリコンとタングステンシリサイドの２層構
造からなる第１配線膜７を形成する。
【０００４】第１配線膜７を覆うように減圧ＣＶＤ法を
用いてシリコン酸化膜９を形成する。そしてシリコン酸
化膜９上にスパッタリングによってＡｌＣｕ等のＡｌ合
金を形成後、写真製版技術とエッチング技術とを用いて
パターニングし第２配線膜１１とする。次に第２配線膜
１１を覆うようにプラズマＣＶＤ法で形成した膜と塗布
焼成膜とを組合せた絶縁膜１３を形成する。
用いてシリコン酸化膜９を形成する。そしてシリコン酸
化膜９上にスパッタリングによってＡｌＣｕ等のＡｌ合
金を形成後、写真製版技術とエッチング技術とを用いて
パターニングし第２配線膜１１とする。次に第２配線膜
１１を覆うようにプラズマＣＶＤ法で形成した膜と塗布
焼成膜とを組合せた絶縁膜１３を形成する。
【０００５】次に絶縁膜１３にスルーホールを形成する
工程について説明する。先程説明したようにスルーホー
ルの径が０．４μｍ以下の場合、スルーホールはＥＢ直
描を用いて形成される。一般にレジスト膜厚を薄くする
ことによって微細なスルーホールを形成することが可能
であるが、２０ＫｅＶの電子線で径が０．４μｍのスル
ーホールを形成する場合、レジストの膜厚は０．５μｍ
程度にしなければならない。したがって、ＥＢ直描用レ
ジスト１層のみでは絶縁膜１３のエッチングマスクとな
らないため、多層レジストを用いることが必須となる。
工程について説明する。先程説明したようにスルーホー
ルの径が０．４μｍ以下の場合、スルーホールはＥＢ直
描を用いて形成される。一般にレジスト膜厚を薄くする
ことによって微細なスルーホールを形成することが可能
であるが、２０ＫｅＶの電子線で径が０．４μｍのスル
ーホールを形成する場合、レジストの膜厚は０．５μｍ
程度にしなければならない。したがって、ＥＢ直描用レ
ジスト１層のみでは絶縁膜１３のエッチングマスクとな
らないため、多層レジストを用いることが必須となる。
【０００６】多層レジストは図２１に示すように、絶縁
膜１３のエッチングマスクとなるボトムレジスト１５
（約１．０μｍ厚）、ボトムレジスト１５のエッチング
マスクとなる塗布焼成膜１７（０．１μｍ厚）、電子線
によってレジストが帯電することを防止する導電性レジ
スト１９（０．１μｍ厚）、塗布焼成膜１７および導電
性レジスト１９のエッチングマスクとなるＥＢ直描用レ
ジスト２１（０．５μｍ厚）の４層で構成されている。
膜１３のエッチングマスクとなるボトムレジスト１５
（約１．０μｍ厚）、ボトムレジスト１５のエッチング
マスクとなる塗布焼成膜１７（０．１μｍ厚）、電子線
によってレジストが帯電することを防止する導電性レジ
スト１９（０．１μｍ厚）、塗布焼成膜１７および導電
性レジスト１９のエッチングマスクとなるＥＢ直描用レ
ジスト２１（０．５μｍ厚）の４層で構成されている。
【０００７】図２２に示すようにスルーホール２３の形
成は次のようにして行なう。まずＥＢ直描によりＥＢ直
描用レジスト２１をパターニングする。ＥＢ直描用レジ
スト２１をマスクとして導電性レジスト１９および塗布
焼成膜１７を異方性エッチングを用いて選択的に除去す
る。そして塗布焼成膜１７をマスクとしてボトムレジス
ト１５を異方性エッチングを用いて選択的にエッチング
除去する。そして、ボトムレジスト１５をマスクとして
異方性エッチングを用いて絶縁膜１３を選択的にエッチ
ング除去し、スルーホール２３を形成する。
成は次のようにして行なう。まずＥＢ直描によりＥＢ直
描用レジスト２１をパターニングする。ＥＢ直描用レジ
スト２１をマスクとして導電性レジスト１９および塗布
焼成膜１７を異方性エッチングを用いて選択的に除去す
る。そして塗布焼成膜１７をマスクとしてボトムレジス
ト１５を異方性エッチングを用いて選択的にエッチング
除去する。そして、ボトムレジスト１５をマスクとして
異方性エッチングを用いて絶縁膜１３を選択的にエッチ
ング除去し、スルーホール２３を形成する。
【０００８】スルーホール２３形成に用いた多層レジス
トを除去した状態の図が図２３である。
トを除去した状態の図が図２３である。
【０００９】図２４に示すように、スパッタリング法を
用いて絶縁膜１３上およびスルーホール２３の内周面に
窒化チタン膜２５を形成する。
用いて絶縁膜１３上およびスルーホール２３の内周面に
窒化チタン膜２５を形成する。
【００１０】そして図２５に示すように、ＷＦ6 ／Ｈ2
もしくはＷＦ6 ／ＳｉＨ4 ガスを用いたＣＶＤ法によ
り、窒化チタン膜２５上にタングステン膜２７を形成す
る。スルーホール２３はタングステン膜２７で埋められ
ている。ＣＶＤ法で形成したタングステン膜２７はシリ
コン酸化膜に対する密着性が悪いので、窒化チタン膜２
５が密着層の役目をしている。スルーホール２３に埋込
まれたタングステン膜２７にはボイド２９が発生してい
る。
もしくはＷＦ6 ／ＳｉＨ4 ガスを用いたＣＶＤ法によ
り、窒化チタン膜２５上にタングステン膜２７を形成す
る。スルーホール２３はタングステン膜２７で埋められ
ている。ＣＶＤ法で形成したタングステン膜２７はシリ
コン酸化膜に対する密着性が悪いので、窒化チタン膜２
５が密着層の役目をしている。スルーホール２３に埋込
まれたタングステン膜２７にはボイド２９が発生してい
る。
【００１１】タングステン膜２７をフッ素系エッチング
ガス、たとえば六フッ化硫黄（ＳＦ 6 ）で全面エッチバ
ックし、図２６に示すように窒化チタン膜２５が露出後
エッチングを止めた。このエッチングには等方的要素が
含まれているのでボイド２９が広がっている。
ガス、たとえば六フッ化硫黄（ＳＦ 6 ）で全面エッチバ
ックし、図２６に示すように窒化チタン膜２５が露出後
エッチングを止めた。このエッチングには等方的要素が
含まれているのでボイド２９が広がっている。
【００１２】図２７に示すように、スパッタリングによ
ってシリコン基板１の主表面全面にＡｌＣｕ等のＡｌ合
金を形成し、写真製版技術とエッチング技術を用いて第
３配線膜３０を形成する。ボイド２９内にたまったガス
が原因でＡｌ合金はボイド２９上には形成されていな
い。
ってシリコン基板１の主表面全面にＡｌＣｕ等のＡｌ合
金を形成し、写真製版技術とエッチング技術を用いて第
３配線膜３０を形成する。ボイド２９内にたまったガス
が原因でＡｌ合金はボイド２９上には形成されていな
い。
【００１３】
【発明が解決しようとする課題】以上説明してきたよう
にＥＢ直描でスルーホールを形成する場合、４層構造の
レジストを用いていた。このためレジスト膜厚を含めた
アスペクト比（スルーホールの深さ／スルーホールの
径）が大きくなっていた。アスペクト比が大きくなる
と、エッチングレートの減少の割合が大きくなる。した
がってアスペクト比が大きいスルーホールが複数あり、
各スルーホールのアスペクト比が異なる場合、エッチン
グレートは各スルーホール毎に大きく異なり、エッチン
グのコントロールが困難となっていた。
にＥＢ直描でスルーホールを形成する場合、４層構造の
レジストを用いていた。このためレジスト膜厚を含めた
アスペクト比（スルーホールの深さ／スルーホールの
径）が大きくなっていた。アスペクト比が大きくなる
と、エッチングレートの減少の割合が大きくなる。した
がってアスペクト比が大きいスルーホールが複数あり、
各スルーホールのアスペクト比が異なる場合、エッチン
グレートは各スルーホール毎に大きく異なり、エッチン
グのコントロールが困難となっていた。
【００１４】また、ＣＶＤ法で形成するタングステン膜
の密着層として用いている窒化チタン等のスパッタ膜
は、ステップカバレッジが悪く、スルーホールの上部か
ら下部に向かうに従って薄くなる。このためスルーホー
ル内ではスパッタ膜は逆テーパ形状になる。この状態で
コンフォーマル（どの部分にも同じ厚みがつく）なＣＶ
Ｄ膜を形成すると、図２５に示すようにボイド２９が発
生する。
の密着層として用いている窒化チタン等のスパッタ膜
は、ステップカバレッジが悪く、スルーホールの上部か
ら下部に向かうに従って薄くなる。このためスルーホー
ル内ではスパッタ膜は逆テーパ形状になる。この状態で
コンフォーマル（どの部分にも同じ厚みがつく）なＣＶ
Ｄ膜を形成すると、図２５に示すようにボイド２９が発
生する。
【００１５】この発明は係る従来の問題点を解決するた
めになされたものである。この発明の目的は、ＥＢ直描
を用いてスルーホールを形成する場合、エッチングの制
御が容易な半導体装置の製造方法を提供することであ
る。
めになされたものである。この発明の目的は、ＥＢ直描
を用いてスルーホールを形成する場合、エッチングの制
御が容易な半導体装置の製造方法を提供することであ
る。
【００１６】この発明の他の目的は上記目的に加え、ス
ルーホール内に形成した導電層にボイドが発生しない半
導体装置の製造方法を提供することである。
ルーホール内に形成した導電層にボイドが発生しない半
導体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段】請求項１に記載の発明
は、半導体基板上に形成された下層配線層上に絶縁層を
形成する工程と、絶縁層上であって、絶縁層表面と接す
るように第１導電層を形成する工程と、第１導電層上で
あって、第１導電層表面と接するようにレジストを形成
する工程と、レジストを電子線で露光した後現像する工
程と、レジストをマスクとして第１導電層を選択的にエ
ッチング除去する工程と、第１導電層をマスクとして絶
縁層を選択的にエッチング除去し、下層配線層に到達す
るスルーホールを形成する工程と、スルーホール内に下
層配線層と電気的に接続する第２導電層を形成する工程
と、絶縁層上に第２導電層と電気的に接続する上層配線
層を形成する工程とを備えている。
は、半導体基板上に形成された下層配線層上に絶縁層を
形成する工程と、絶縁層上であって、絶縁層表面と接す
るように第１導電層を形成する工程と、第１導電層上で
あって、第１導電層表面と接するようにレジストを形成
する工程と、レジストを電子線で露光した後現像する工
程と、レジストをマスクとして第１導電層を選択的にエ
ッチング除去する工程と、第１導電層をマスクとして絶
縁層を選択的にエッチング除去し、下層配線層に到達す
るスルーホールを形成する工程と、スルーホール内に下
層配線層と電気的に接続する第２導電層を形成する工程
と、絶縁層上に第２導電層と電気的に接続する上層配線
層を形成する工程とを備えている。
【００１８】請求項２に記載の発明は、請求項１に記載
の発明に従属し、スルーホール形成後、スルーホールを
介して下層配線層をスパッタエッチングし、スルーホー
ル内周面にスパッタエッチングされた下層配線層の材料
を付着させる工程を備えている。
の発明に従属し、スルーホール形成後、スルーホールを
介して下層配線層をスパッタエッチングし、スルーホー
ル内周面にスパッタエッチングされた下層配線層の材料
を付着させる工程を備えている。
【００１９】請求項３に記載の発明は請求項２に記載の
発明に従属し、下層配線層の材料をスルーホール内周面
に付着させた後、ＣＶＤ法を用いてスルーホール内に第
２導電層を形成する工程を備えている。
発明に従属し、下層配線層の材料をスルーホール内周面
に付着させた後、ＣＶＤ法を用いてスルーホール内に第
２導電層を形成する工程を備えている。
【００２０】
【作用】請求項１に記載の発明は、電子線を用いて露光
するレジストの下に第１導電層を形成している。第１導
電層は電子線によってレジストが帯電することを防止す
る膜と、絶縁層をエッチングする際のマスクの役目、つ
まり従来例でいうボトムレジスト１５、塗布焼成膜１
７、導電性レジスト１９の役目を果たしている。したが
って従来はＥＢ直描でスルーホールを形成する場合、４
層構造が必要であるのに対し、請求項１に記載の発明で
はレジスト、第１導電層の２層構造で済むのでアスペク
ト比を小さくできる。
するレジストの下に第１導電層を形成している。第１導
電層は電子線によってレジストが帯電することを防止す
る膜と、絶縁層をエッチングする際のマスクの役目、つ
まり従来例でいうボトムレジスト１５、塗布焼成膜１
７、導電性レジスト１９の役目を果たしている。したが
って従来はＥＢ直描でスルーホールを形成する場合、４
層構造が必要であるのに対し、請求項１に記載の発明で
はレジスト、第１導電層の２層構造で済むのでアスペク
ト比を小さくできる。
【００２１】請求項２に記載の発明によれば、スルーホ
ール形成後、スルーホールを介して下層配線層をスパッ
タエッチングし、スルーホール内周面にスパッタエッチ
ングされた下層配線層の材料を付着させているので、下
層配線層の材料はスルーホール内周面に順テーパ形状に
付着する。したがって、ＣＶＤ法を用いてスルーホール
内に第２導電層を形成した場合、第２導電層にボイドが
発生することはない。
ール形成後、スルーホールを介して下層配線層をスパッ
タエッチングし、スルーホール内周面にスパッタエッチ
ングされた下層配線層の材料を付着させているので、下
層配線層の材料はスルーホール内周面に順テーパ形状に
付着する。したがって、ＣＶＤ法を用いてスルーホール
内に第２導電層を形成した場合、第２導電層にボイドが
発生することはない。
【００２２】
【実施例】（第１実施例）この発明に従った半導体装置
の製造方法の第１実施例を以下説明する。シリコン基板
３１の主表面上に間隔をあけてＬＯＣＯＳ法を用いてフ
ィールド酸化膜３３を形成した。シリコン基板３１の主
表面全面上に熱酸化を用いてゲート酸化膜となるシリコ
ン酸化膜３５を形成した。シリコン酸化膜３５上にＣＶ
Ｄ法を用いて多結晶シリコン膜を形成し、多結晶シリコ
ン膜上にスパッタリングを用いてタングステンシリサイ
ド膜を形成した。そして多結晶シリコン膜とタングステ
ンシリサイド膜とからなる２層構造の導電膜を写真製版
技術とエッチング技術を用いてパターニングし第１配線
膜３７とした。
の製造方法の第１実施例を以下説明する。シリコン基板
３１の主表面上に間隔をあけてＬＯＣＯＳ法を用いてフ
ィールド酸化膜３３を形成した。シリコン基板３１の主
表面全面上に熱酸化を用いてゲート酸化膜となるシリコ
ン酸化膜３５を形成した。シリコン酸化膜３５上にＣＶ
Ｄ法を用いて多結晶シリコン膜を形成し、多結晶シリコ
ン膜上にスパッタリングを用いてタングステンシリサイ
ド膜を形成した。そして多結晶シリコン膜とタングステ
ンシリサイド膜とからなる２層構造の導電膜を写真製版
技術とエッチング技術を用いてパターニングし第１配線
膜３７とした。
【００２３】第１配線膜３７を覆うように減圧ＣＶＤ法
を用いてシリコン酸化膜３９を形成した。そしてシリコ
ン酸化膜３９上にスパッタリングによってＡｌＣｕ等の
Ａｌ合金を形成した後、写真製版技術とエッチング技術
とを用いてＡｌ合金をパターニングし第２配線膜４１に
した。そして第２配線膜４１を覆うようにプラズマＣＶ
Ｄ法で形成した膜と塗布焼成膜とを組合せた絶縁膜４３
を形成した。
を用いてシリコン酸化膜３９を形成した。そしてシリコ
ン酸化膜３９上にスパッタリングによってＡｌＣｕ等の
Ａｌ合金を形成した後、写真製版技術とエッチング技術
とを用いてＡｌ合金をパターニングし第２配線膜４１に
した。そして第２配線膜４１を覆うようにプラズマＣＶ
Ｄ法で形成した膜と塗布焼成膜とを組合せた絶縁膜４３
を形成した。
【００２４】絶縁膜４３上にスパッタリングを用いて厚
さ５０ｎｍ程度の窒化チタン膜４５を形成した。窒化チ
タン膜４５上に厚さ５００ｎｍ程度のＥＢ直描レジスト
４７を塗布した。
さ５０ｎｍ程度の窒化チタン膜４５を形成した。窒化チ
タン膜４５上に厚さ５００ｎｍ程度のＥＢ直描レジスト
４７を塗布した。
【００２５】図２に示すように、２０ＫｅＶに加速した
電子線によりＥＢ直描レジスト４７を露光し、現像する
ことによりＥＢ直描用レジスト４７に所定のパターニン
グを施した。
電子線によりＥＢ直描レジスト４７を露光し、現像する
ことによりＥＢ直描用レジスト４７に所定のパターニン
グを施した。
【００２６】次にＥＢ直描レジスト４７をマスクとして
窒化チタン膜４５を塩素系ガスを用いて異方性エッチン
グし、窒化チタン膜４５に所定のパターニングを施し
た。
窒化チタン膜４５を塩素系ガスを用いて異方性エッチン
グし、窒化チタン膜４５に所定のパターニングを施し
た。
【００２７】窒化チタン膜４５をマスクとして異方性エ
ッチングを用いて絶縁膜４３をエッチング除去し、スル
ーホール５１を形成した。このようにＥＢ直描レジスト
４７の下に窒化チタン膜４５を形成したので導電性レジ
ストや塗布焼成膜の必要がなくなった。また窒化チタン
膜４５は絶縁膜４３のエッチングに用いられるＣＨＦ X
系ガスを用いた異方性エッチングに対してエッチング耐
性があるため厚みが薄くても絶縁膜４３のエッチングマ
スクとして機能する。以上により従来に比べてアスペク
ト比を小さくできる。したがってスルーホールが複数あ
り、各スルーホールのアスペクト比が異なってもエッチ
ングレートが各スルーホール毎に大きく異なるというこ
とはなくなり、エッチングのコントロールが容易とな
る。
ッチングを用いて絶縁膜４３をエッチング除去し、スル
ーホール５１を形成した。このようにＥＢ直描レジスト
４７の下に窒化チタン膜４５を形成したので導電性レジ
ストや塗布焼成膜の必要がなくなった。また窒化チタン
膜４５は絶縁膜４３のエッチングに用いられるＣＨＦ X
系ガスを用いた異方性エッチングに対してエッチング耐
性があるため厚みが薄くても絶縁膜４３のエッチングマ
スクとして機能する。以上により従来に比べてアスペク
ト比を小さくできる。したがってスルーホールが複数あ
り、各スルーホールのアスペクト比が異なってもエッチ
ングレートが各スルーホール毎に大きく異なるというこ
とはなくなり、エッチングのコントロールが容易とな
る。
【００２８】図３に示すように酸素プラズマを用いてＥ
Ｂ直描用レジスト４７を除去した。この処理により窒化
チタン膜４５の表面が酸化する。窒化チタン膜４５の表
面が酸化しているとタングステンが成長しにくい。した
がって図４に示すように数ｍＴｏｒｒの減圧下でＡｒプ
ラズマ雰囲気で絶縁膜４３上の窒化チタン膜４５の表面
をエッチングし窒化チタン膜４５の表面を清浄にした。
同時にスルーホール５１内に露出した第２配線膜４１を
構成する金属をＡｒプラズマ雰囲気でスパッタリング
し、スルーホール５１の内周面に第２配線膜４１の材料
を付着させた。ターゲットである第２配線膜４１は下方
にあるので第２配線膜４１の材料はスルーホール５１の
内周面に順テーパ形状に付着した。
Ｂ直描用レジスト４７を除去した。この処理により窒化
チタン膜４５の表面が酸化する。窒化チタン膜４５の表
面が酸化しているとタングステンが成長しにくい。した
がって図４に示すように数ｍＴｏｒｒの減圧下でＡｒプ
ラズマ雰囲気で絶縁膜４３上の窒化チタン膜４５の表面
をエッチングし窒化チタン膜４５の表面を清浄にした。
同時にスルーホール５１内に露出した第２配線膜４１を
構成する金属をＡｒプラズマ雰囲気でスパッタリング
し、スルーホール５１の内周面に第２配線膜４１の材料
を付着させた。ターゲットである第２配線膜４１は下方
にあるので第２配線膜４１の材料はスルーホール５１の
内周面に順テーパ形状に付着した。
【００２９】なおＡｒプラズマは数ｍＴｏｒｒの減圧化
にあるためＡｒ粒子の平均自由工程は数ｃｍになり、ア
スペクト比が大きいスルーホール中においても以上のよ
うなスパッタリングは可能である。
にあるためＡｒ粒子の平均自由工程は数ｃｍになり、ア
スペクト比が大きいスルーホール中においても以上のよ
うなスパッタリングは可能である。
【００３０】図４に示すように絶縁膜４３上には窒化チ
タン膜４５が形成され、スルーホール５１の内周面には
第２配線膜４１の材料が付着しているので、この後ＣＶ
Ｄ法を用いてタングステン膜を形成する際に密着層を新
たに形成する必要はない。
タン膜４５が形成され、スルーホール５１の内周面には
第２配線膜４１の材料が付着しているので、この後ＣＶ
Ｄ法を用いてタングステン膜を形成する際に密着層を新
たに形成する必要はない。
【００３１】図５に示すようにＣＶＤ法を用いてシリコ
ン基板３１の主表面全面上にタングステン膜４９を形成
した。
ン基板３１の主表面全面上にタングステン膜４９を形成
した。
【００３２】図６に示すようにタングステン膜４９を従
来と同じ方法を用いてエッチバックし、窒化チタン膜４
５が露出した段階でエッチバックを止めた。
来と同じ方法を用いてエッチバックし、窒化チタン膜４
５が露出した段階でエッチバックを止めた。
【００３３】図７に示すようにシリコン基板３１の主表
面全面上にスパッタリングを用いてＡｌＣｕ等のＡｌ合
金を形成し、写真製版技術とエッチング技術を用いて第
３配線膜５３を形成した。 （第２実施例）この発明に従った半導体装置の製造方法
の第２実施例を以下説明する。図１〜図６に示す工程ま
では第１実施例と同じである。図６に示すようにタング
ステン膜４９をフッ素系エッチングガスを用いてエッチ
バックし、窒化チタン膜４５を露出させた後、エッチン
グガスを塩素系ガスたとえば塩素に切換え図８に示すよ
うに窒化チタン膜４５をエッチングした。
面全面上にスパッタリングを用いてＡｌＣｕ等のＡｌ合
金を形成し、写真製版技術とエッチング技術を用いて第
３配線膜５３を形成した。 （第２実施例）この発明に従った半導体装置の製造方法
の第２実施例を以下説明する。図１〜図６に示す工程ま
では第１実施例と同じである。図６に示すようにタング
ステン膜４９をフッ素系エッチングガスを用いてエッチ
バックし、窒化チタン膜４５を露出させた後、エッチン
グガスを塩素系ガスたとえば塩素に切換え図８に示すよ
うに窒化チタン膜４５をエッチングした。
【００３４】窒化チタン膜４５除去後、絶縁膜４３に付
着した塩素を除去するため酸素プラズマ中にさらした。
このときスルーホール内に形成されたタングステン膜４
９の表面が酸化した。タングステン膜４９の酸化した面
を清浄にするためにＡｒを用いてスパッタエッチングし
た。その際図９に示すようにスルーホール５１の上部５
１ａが削れ、スルーホール５１の上部がテーパ状になっ
た。スルーホール５１の上部がテーパ状になっているの
で、この後に形成するＡｌ合金の段差被覆性が良くな
る。
着した塩素を除去するため酸素プラズマ中にさらした。
このときスルーホール内に形成されたタングステン膜４
９の表面が酸化した。タングステン膜４９の酸化した面
を清浄にするためにＡｒを用いてスパッタエッチングし
た。その際図９に示すようにスルーホール５１の上部５
１ａが削れ、スルーホール５１の上部がテーパ状になっ
た。スルーホール５１の上部がテーパ状になっているの
で、この後に形成するＡｌ合金の段差被覆性が良くな
る。
【００３５】図１０に示すように絶縁膜４３上にスパッ
タリングを用いてＡｌ合金５３ａを形成した。
タリングを用いてＡｌ合金５３ａを形成した。
【００３６】図１１に示すように写真製版技術とエッチ
ング技術を用いてＡｌ合金５３ａをパターニングし、第
３配線膜５３にした。 （第３実施例）この発明に従った半導体装置の製造方法
の第３実施例を以下説明する。図１〜図４に示す工程ま
では第１実施例と同じである。図１２に示すように、シ
リコン基板３１の主表面全面上にスパッタリングを用い
て窒化チタン膜５５を形成した。窒化チタン膜５５はス
ルーホール５１内においては上部から下部に向かうにし
たがって膜厚が薄くなる。したがって第２配線膜４１を
スパッタエッチングしてスルーホール５１の内周面に形
成した膜４１ａとは逆の分布となる。このためスルーホ
ール５１の内周面に形成された窒化チタン膜の膜厚は均
一となる。
ング技術を用いてＡｌ合金５３ａをパターニングし、第
３配線膜５３にした。 （第３実施例）この発明に従った半導体装置の製造方法
の第３実施例を以下説明する。図１〜図４に示す工程ま
では第１実施例と同じである。図１２に示すように、シ
リコン基板３１の主表面全面上にスパッタリングを用い
て窒化チタン膜５５を形成した。窒化チタン膜５５はス
ルーホール５１内においては上部から下部に向かうにし
たがって膜厚が薄くなる。したがって第２配線膜４１を
スパッタエッチングしてスルーホール５１の内周面に形
成した膜４１ａとは逆の分布となる。このためスルーホ
ール５１の内周面に形成された窒化チタン膜の膜厚は均
一となる。
【００３７】また、Ａｌ合金の結晶の配向性はＡｌ合金
の信頼性に影響を及ぼす。窒化チタン膜上に形成される
Ａｌ合金の結晶の配向性は窒化チタン膜の結晶の配向性
によって決まる窒化チタン膜４５形成後、種々のプロセ
スが行なわれているのでＡｌ合金形成時、窒化チタン膜
４５の表面が好ましい結晶配向になっているとは限らな
い。そこで所望の結晶配向をした窒化チタン膜５５を形
成することによりＡｌ合金の結晶の配向性を好ましい状
態にすることができる。
の信頼性に影響を及ぼす。窒化チタン膜上に形成される
Ａｌ合金の結晶の配向性は窒化チタン膜の結晶の配向性
によって決まる窒化チタン膜４５形成後、種々のプロセ
スが行なわれているのでＡｌ合金形成時、窒化チタン膜
４５の表面が好ましい結晶配向になっているとは限らな
い。そこで所望の結晶配向をした窒化チタン膜５５を形
成することによりＡｌ合金の結晶の配向性を好ましい状
態にすることができる。
【００３８】半導体装置の製造方法の説明に戻る。図１
３に示すように、シリコン基板３１の主表面全面上にタ
ングステン膜４９を形成し、タングステン膜４９をエッ
チバックした。窒化チタン膜５５が露出した段階でエッ
チバックを止めた。
３に示すように、シリコン基板３１の主表面全面上にタ
ングステン膜４９を形成し、タングステン膜４９をエッ
チバックした。窒化チタン膜５５が露出した段階でエッ
チバックを止めた。
【００３９】図１４に示すようにシリコン基板３１の主
表面全面上にＡｌ合金を形成し、写真製版技術とエッチ
ング技術によりＡｌ合金をパターニングし第３配線膜５
３を形成した。 （第４実施例）この発明に従った半導体装置の製造方法
の第４実施例を以下説明する。図１に示すシリコン酸化
膜３９形成までの工程は第１実施例と同じである。図１
５に示すように、シリコン酸化膜３９上にスパッタリン
グを用いて窒化チタン膜４５を形成した。窒化チタン膜
４５上にＥＢ直描用レジスト４７を塗布した。
表面全面上にＡｌ合金を形成し、写真製版技術とエッチ
ング技術によりＡｌ合金をパターニングし第３配線膜５
３を形成した。 （第４実施例）この発明に従った半導体装置の製造方法
の第４実施例を以下説明する。図１に示すシリコン酸化
膜３９形成までの工程は第１実施例と同じである。図１
５に示すように、シリコン酸化膜３９上にスパッタリン
グを用いて窒化チタン膜４５を形成した。窒化チタン膜
４５上にＥＢ直描用レジスト４７を塗布した。
【００４０】図１６に示すようにＥＢ直描用レジスト４
７に電子線を照射し露光した。そしてＥＢ直描用レジス
ト４７を現像しＥＢ直描用レジスト４７に所定のパター
ニングを施した。ＥＢ直描用レジスト４７をマスクとし
て窒化チタン膜４５を選択的にエッチング除去した。窒
化チタン膜４５をマスクとしてシリコン酸化膜３９を異
方性エッチングを用いて選択的にエッチング除去し、第
１配線膜３７に到達するスルーホール５１、拡散層５７
に到達するスルーホール５１を形成した。
７に電子線を照射し露光した。そしてＥＢ直描用レジス
ト４７を現像しＥＢ直描用レジスト４７に所定のパター
ニングを施した。ＥＢ直描用レジスト４７をマスクとし
て窒化チタン膜４５を選択的にエッチング除去した。窒
化チタン膜４５をマスクとしてシリコン酸化膜３９を異
方性エッチングを用いて選択的にエッチング除去し、第
１配線膜３７に到達するスルーホール５１、拡散層５７
に到達するスルーホール５１を形成した。
【００４１】レジスト４７を除去した後、図１７に示す
ようにスパッタリングを用いてシリコン基板３１の主表
面全面上に窒化チタン膜５５を形成した。スルーホール
５１の１つはシリコン基板３１の拡散層上に形成されて
いる。したがって下層の配線層をスパッタエッチング
し、下層配線層の材料をスルーホール５１の内周面に付
着させる処理はこの実施例ではできない。そこで窒化チ
タン膜５５を形成しているのである。
ようにスパッタリングを用いてシリコン基板３１の主表
面全面上に窒化チタン膜５５を形成した。スルーホール
５１の１つはシリコン基板３１の拡散層上に形成されて
いる。したがって下層の配線層をスパッタエッチング
し、下層配線層の材料をスルーホール５１の内周面に付
着させる処理はこの実施例ではできない。そこで窒化チ
タン膜５５を形成しているのである。
【００４２】図１８に示すようにシリコン基板３１の主
表面全面上にタングステン膜４９を形成し、タングステ
ン膜４９をエッチバックした。窒化チタン膜５５が露出
した段階でエッチバックを止めた。
表面全面上にタングステン膜４９を形成し、タングステ
ン膜４９をエッチバックした。窒化チタン膜５５が露出
した段階でエッチバックを止めた。
【００４３】図１９に示すようにシリコン基板３１の主
表面全面上にＡｌ合金を形成し、写真製版技術とエッチ
ング技術を用いてＡｌ合金をパターニングし第３配線膜
５３を形成した。
表面全面上にＡｌ合金を形成し、写真製版技術とエッチ
ング技術を用いてＡｌ合金をパターニングし第３配線膜
５３を形成した。
【００４４】上記第１〜第４実施例では、窒化チタン膜
を例示した。絶縁膜４３に対するエッチング選択比の高
いものであればよく、したがってタングステン膜や多結
晶シリコン膜などでもよい。また、窒化チタン膜の膜厚
は絶縁膜４３やシリコン酸化膜３５、３９にスルーホー
ル５１を形成時に窒化チタン膜が全部除去されない程度
であればよく、実施例で説明した５０ｎｍに限定されな
い。
を例示した。絶縁膜４３に対するエッチング選択比の高
いものであればよく、したがってタングステン膜や多結
晶シリコン膜などでもよい。また、窒化チタン膜の膜厚
は絶縁膜４３やシリコン酸化膜３５、３９にスルーホー
ル５１を形成時に窒化チタン膜が全部除去されない程度
であればよく、実施例で説明した５０ｎｍに限定されな
い。
【００４５】そして密着層となる窒化チタン膜の形成方
法もスパッタリングに限定されない。
法もスパッタリングに限定されない。
【００４６】さらに、スルーホール内に形成したプラグ
の材料としてタングステンを用いた例を説明したが、タ
ングステンに限らず、たとえばモリブデン、チタン、ア
ルミニウム、これらのシリコン化合物でもよい。
の材料としてタングステンを用いた例を説明したが、タ
ングステンに限らず、たとえばモリブデン、チタン、ア
ルミニウム、これらのシリコン化合物でもよい。
【００４７】
【発明の効果】請求項１に記載の発明は、電子線を用い
て露光するレジストの下に、電子線によってレジストが
帯電することを防止するレジストの役目と絶縁層をエッ
チングする際のマスクの役目をする第１導電層を形成し
ている。したがって従来はＥＢ直描でスルーホールを形
成する場合、４層構造が必要であるのに対し、請求項１
に記載の発明ではレジストおよび第１導電層の２層構造
で済むので、アスペクト比を小さくできる。
て露光するレジストの下に、電子線によってレジストが
帯電することを防止するレジストの役目と絶縁層をエッ
チングする際のマスクの役目をする第１導電層を形成し
ている。したがって従来はＥＢ直描でスルーホールを形
成する場合、４層構造が必要であるのに対し、請求項１
に記載の発明ではレジストおよび第１導電層の２層構造
で済むので、アスペクト比を小さくできる。
【００４８】このためスルーホールが複数あり、各スル
ーホールのアスペクト比が異なる場合でもエッチングレ
ートは各スルーホール毎に大きく異なるということはな
くなり、エッチングのコントロールが容易となる。
ーホールのアスペクト比が異なる場合でもエッチングレ
ートは各スルーホール毎に大きく異なるということはな
くなり、エッチングのコントロールが容易となる。
【００４９】請求項２に記載の発明によれば、スルーホ
ール形成後、スルーホールを介して下層配線層をスパッ
タエッチングし、スルーホール内周面にスパッタエッチ
ングされた下層配線層の材料を付着させているので、下
層配線層の材料はスルーホール内周面に順テーパ形状に
付着する。したがってＣＶＤ法を用いてスルーホール内
に第２導電層を形成した場合、第２導電層にボイドが発
生することはない。これにより信頼性の高いスルーホー
ルを有する半導体装置が得られる。
ール形成後、スルーホールを介して下層配線層をスパッ
タエッチングし、スルーホール内周面にスパッタエッチ
ングされた下層配線層の材料を付着させているので、下
層配線層の材料はスルーホール内周面に順テーパ形状に
付着する。したがってＣＶＤ法を用いてスルーホール内
に第２導電層を形成した場合、第２導電層にボイドが発
生することはない。これにより信頼性の高いスルーホー
ルを有する半導体装置が得られる。
【図１】この発明に従った半導体装置の製造方法の第１
実施例の第１工程を示す断面図である。
実施例の第１工程を示す断面図である。
【図２】この発明に従った半導体装置の製造方法の第１
実施例の第２工程を示す断面図である。
実施例の第２工程を示す断面図である。
【図３】この発明に従った半導体装置の製造方法の第１
実施例の第３工程を示す断面図である。
実施例の第３工程を示す断面図である。
【図４】この発明に従った半導体装置の製造方法の第１
実施例の第４工程を示す断面図である。
実施例の第４工程を示す断面図である。
【図５】この発明に従った半導体装置の製造方法の第１
実施例の第５工程を示す断面図である。
実施例の第５工程を示す断面図である。
【図６】この発明に従った半導体装置の製造方法の第１
実施例の第６工程を示す断面図である。
実施例の第６工程を示す断面図である。
【図７】この発明に従った半導体装置の製造方法の第１
実施例の第７工程を示す断面図である。
実施例の第７工程を示す断面図である。
【図８】この発明に従った半導体装置の製造方法の第２
実施例の第１工程を示す断面図である。
実施例の第１工程を示す断面図である。
【図９】この発明に従った半導体装置の製造方法の第２
実施例の第２工程を示す断面図である。
実施例の第２工程を示す断面図である。
【図１０】この発明に従った半導体装置の製造方法の第
２実施例の第３工程を示す断面図である。
２実施例の第３工程を示す断面図である。
【図１１】この発明に従った半導体装置の製造方法の第
２実施例の第４工程を示す断面図である。
２実施例の第４工程を示す断面図である。
【図１２】この発明に従った半導体装置の製造方法の第
３実施例の第１工程を示す断面図である。
３実施例の第１工程を示す断面図である。
【図１３】この発明に従った半導体装置の製造方法の第
３実施例の第２工程を示す断面図である。
３実施例の第２工程を示す断面図である。
【図１４】この発明に従った半導体装置の製造方法の第
３実施例の第３工程を示す断面図である。
３実施例の第３工程を示す断面図である。
【図１５】この発明に従った半導体装置の製造方法の第
４実施例の第１工程を示す断面図である。
４実施例の第１工程を示す断面図である。
【図１６】この発明に従った半導体装置の製造方法の第
４実施例の第２工程を示す断面図である。
４実施例の第２工程を示す断面図である。
【図１７】この発明に従った半導体装置の製造方法の第
４実施例の第３工程を示す断面図である。
４実施例の第３工程を示す断面図である。
【図１８】この発明に従った半導体装置の製造方法の第
４実施例の第４工程を示す断面図である。
４実施例の第４工程を示す断面図である。
【図１９】この発明に従った半導体装置の製造方法の第
４実施例の第５工程を示す断面図である。
４実施例の第５工程を示す断面図である。
【図２０】従来の半導体装置の製造方法の第１工程を示
す断面図である。
す断面図である。
【図２１】従来の半導体装置の製造方法の第２工程を示
す断面図である。
す断面図である。
【図２２】従来の半導体装置の製造方法の第３工程を示
す断面図である。
す断面図である。
【図２３】従来の半導体装置の製造方法の第４工程を示
す断面図である。
す断面図である。
【図２４】従来の半導体装置の製造方法の第５工程を示
す断面図である。
す断面図である。
【図２５】従来の半導体装置の製造方法の第６工程を示
す断面図である。
す断面図である。
【図２６】従来の半導体装置の製造方法の第７工程を示
す断面図である。
す断面図である。
【図２７】従来の半導体装置の製造方法の第８工程を示
す断面図である。
す断面図である。
３１ シリコン基板 ４１ 第２配線膜 ４３ 絶縁膜 ４５ 窒化チタン膜 ４７ ＥＢ直描用レジスト ５１ スルーホール
Claims (3)
- 【請求項１】 半導体基板上に形成された下層配線層上
に絶縁層を形成する工程と、 前記絶縁層上であって、前記絶縁層表面と接するように
第１導電層を形成する工程と、 前記第１導電層上であって、前記第１導電層表面と接す
るようにレジストを形成する工程と、 前記レジストを電子線で露光した後現像する工程と、 前記レジストをマスクとして前記第１導電層を選択的に
エッチング除去する工程と、 前記第１導電層をマスクとして前記絶縁層を選択的にエ
ッチング除去し、前記下層配線層に到達するスルーホー
ルを形成する工程と、 前記スルーホール内に前記下層配線層と電気的に接続す
る第２導電層を形成する工程と、 前記絶縁層上に前記第２導電層と電気的に接続する上層
配線層を形成する工程と、 を備えた半導体装置の製造方法。 - 【請求項２】 前記スルーホール形成後、前記スルーホ
ールを介して前記下層配線層とスパッタエッチングし、
前記スルーホール内周面にスパッタエッチングされた前
記下層配線層の材料を付着させる工程を備えた請求項１
に記載の半導体装置の製造方法。 - 【請求項３】 前記下層配線層の材料を前記スルーホー
ル内周面に付着させた後、ＣＶＤ法を用いて前記スルー
ホール内に前記第２導電層を形成する工程を備えた請求
項２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26578692A JP3200475B2 (ja) | 1992-10-05 | 1992-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26578692A JP3200475B2 (ja) | 1992-10-05 | 1992-10-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120353A true JPH06120353A (ja) | 1994-04-28 |
| JP3200475B2 JP3200475B2 (ja) | 2001-08-20 |
Family
ID=17422028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26578692A Expired - Fee Related JP3200475B2 (ja) | 1992-10-05 | 1992-10-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3200475B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100767555B1 (ko) * | 2000-12-15 | 2007-10-16 | 가부시키가이샤 히타치세이사쿠쇼 | 인식 번호를 갖는 반도체 장치 |
| US7566972B2 (en) | 2005-07-13 | 2009-07-28 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the semiconductor device |
| JP2018197713A (ja) * | 2017-05-24 | 2018-12-13 | 三菱電機株式会社 | 赤外線センサおよび赤外線固体撮像装置 |
| WO2019230668A1 (ja) * | 2018-05-28 | 2019-12-05 | 株式会社ダイセル | 半導体装置製造方法 |
-
1992
- 1992-10-05 JP JP26578692A patent/JP3200475B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100767555B1 (ko) * | 2000-12-15 | 2007-10-16 | 가부시키가이샤 히타치세이사쿠쇼 | 인식 번호를 갖는 반도체 장치 |
| US7442959B2 (en) | 2000-12-15 | 2008-10-28 | Hitachi, Ltd. | Semiconductor device having identification number, manufacturing method thereof and electronic device |
| US7566972B2 (en) | 2005-07-13 | 2009-07-28 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the semiconductor device |
| JP2018197713A (ja) * | 2017-05-24 | 2018-12-13 | 三菱電機株式会社 | 赤外線センサおよび赤外線固体撮像装置 |
| WO2019230668A1 (ja) * | 2018-05-28 | 2019-12-05 | 株式会社ダイセル | 半導体装置製造方法 |
| JPWO2019230668A1 (ja) * | 2018-05-28 | 2021-06-24 | 株式会社ダイセル | 半導体装置製造方法 |
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|---|---|
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