JPH06120425A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06120425A JPH06120425A JP4264546A JP26454692A JPH06120425A JP H06120425 A JPH06120425 A JP H06120425A JP 4264546 A JP4264546 A JP 4264546A JP 26454692 A JP26454692 A JP 26454692A JP H06120425 A JPH06120425 A JP H06120425A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- upper electrode
- lower electrode
- thin film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 239000010408 film Substances 0.000 claims abstract description 35
- 239000010409 thin film Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 230000001681 protective effect Effects 0.000 abstract description 7
- 239000011229 interlayer Substances 0.000 abstract description 5
- 230000005855 radiation Effects 0.000 description 10
- 238000002955 isolation Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 3
- 235000019800 disodium phosphate Nutrition 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 241001648319 Toronia toru Species 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体装置において電源線の雑音に起因する
電磁波雑音を低減する。 【構成】 集積回路が作り込まれた半導体基板１の上に
形成された層間絶縁膜７の上に下電極８、高誘電体薄膜
９および上電極１０とで構成される容量素子が形成され
ており、この容量素子の上に保護膜１１が形成されてお
り、保護膜１１に設けられた開口を通して上電極１０お
よび下電極８のいずれか一方が電源線に他方が接地線に
それぞれ配線１３ｂ、１３ａを通して接続されている。
電磁波雑音を低減する。 【構成】 集積回路が作り込まれた半導体基板１の上に
形成された層間絶縁膜７の上に下電極８、高誘電体薄膜
９および上電極１０とで構成される容量素子が形成され
ており、この容量素子の上に保護膜１１が形成されてお
り、保護膜１１に設けられた開口を通して上電極１０お
よび下電極８のいずれか一方が電源線に他方が接地線に
それぞれ配線１３ｂ、１３ａを通して接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、大容量の容量素子を内
蔵した半導体装置に関する。
蔵した半導体装置に関する。
【０００２】
【従来の技術】近年マイコン、デジタルシグナルプロセ
ッサ（以下ＤＳＰと略す）などのプロセッサの高速化・
低消費電力化により民生用電子機器は一段と高度化して
きている。それにともない電子機器から発生する電磁波
雑音である不要輻射が大きな問題となってきている。そ
のため電子機器側で不要輻射低減対策を講じるととも
に、マイコンやＤＳＰなどに対しても不要輻射低減対策
が強く要求されるようになってきた。
ッサ（以下ＤＳＰと略す）などのプロセッサの高速化・
低消費電力化により民生用電子機器は一段と高度化して
きている。それにともない電子機器から発生する電磁波
雑音である不要輻射が大きな問題となってきている。そ
のため電子機器側で不要輻射低減対策を講じるととも
に、マイコンやＤＳＰなどに対しても不要輻射低減対策
が強く要求されるようになってきた。
【０００３】以下従来の不要輻射対策を講じた半導体装
置について説明する。図４は従来の半導体装置の要部断
面図である。図４において、４１はＰ型シリコン基板、
４２はＮ型ウェル、４３はＰ−ｃｈトランジスタの分離
領域であるＮ型領域、４４はＮーｃｈトランジスタの分
離領域であるＰ型領域、４５はトランジスタの分離領域
であるシリコン酸化膜、４６はゲート電極、４７は容量
素子の電極であるポリシリコン膜、４８はゲート酸化
膜、４９は層間絶縁膜、５０が配線である。図４に示す
ように従来の半導体装置においては、容量素子はポリシ
リコン膜４７を上電極、シリコン酸化膜４５を容量絶縁
膜そして分離領域４３を下電極として構成されている。
また図示していないが、容量素子を、ゲート電極４６と
同じ材料で形成した上電極とゲート酸化膜４８と同じ酸
化膜で形成した容量絶縁膜とシリコン基板４１または４
２からなる下電極とで構成することもある。このような
容量素子を電源線と接地線との間に挿入することによっ
て電源線を流れる電流の過渡成分を低減し、不要輻射を
低減する方法がとられていた。
置について説明する。図４は従来の半導体装置の要部断
面図である。図４において、４１はＰ型シリコン基板、
４２はＮ型ウェル、４３はＰ−ｃｈトランジスタの分離
領域であるＮ型領域、４４はＮーｃｈトランジスタの分
離領域であるＰ型領域、４５はトランジスタの分離領域
であるシリコン酸化膜、４６はゲート電極、４７は容量
素子の電極であるポリシリコン膜、４８はゲート酸化
膜、４９は層間絶縁膜、５０が配線である。図４に示す
ように従来の半導体装置においては、容量素子はポリシ
リコン膜４７を上電極、シリコン酸化膜４５を容量絶縁
膜そして分離領域４３を下電極として構成されている。
また図示していないが、容量素子を、ゲート電極４６と
同じ材料で形成した上電極とゲート酸化膜４８と同じ酸
化膜で形成した容量絶縁膜とシリコン基板４１または４
２からなる下電極とで構成することもある。このような
容量素子を電源線と接地線との間に挿入することによっ
て電源線を流れる電流の過渡成分を低減し、不要輻射を
低減する方法がとられていた。
【０００４】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、容量絶縁膜であるシリコン酸化膜の誘電
率が３．９と小さいためにチップに内蔵できる容量素子
の値はせいぜい数１０ｐＦ程度であり、不要輻射も１０
％程度しか低減できないという課題を有していた。
来の構成では、容量絶縁膜であるシリコン酸化膜の誘電
率が３．９と小さいためにチップに内蔵できる容量素子
の値はせいぜい数１０ｐＦ程度であり、不要輻射も１０
％程度しか低減できないという課題を有していた。
【０００５】本発明は上記の従来の課題を解決するもの
で、従来構造に対して面積を増加させることなく不要輻
射を５０％以上低減できる半導体装置を提供することを
目的とする。
で、従来構造に対して面積を増加させることなく不要輻
射を５０％以上低減できる半導体装置を提供することを
目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、容量絶縁膜として誘電率がシ
リコン酸化膜よりも１００倍以上大なる高誘電率を有す
る誘電体薄膜を用いた構成を有している。この方法によ
って従来構造に対して面積を増加させることなく数ｎＦ
以上の容量をチップ内に内蔵させることができる。
に本発明の半導体装置は、容量絶縁膜として誘電率がシ
リコン酸化膜よりも１００倍以上大なる高誘電率を有す
る誘電体薄膜を用いた構成を有している。この方法によ
って従来構造に対して面積を増加させることなく数ｎＦ
以上の容量をチップ内に内蔵させることができる。
【０００７】
【作用】この構成によって、電源線と接地線との間に数
ｎＦ以上の容量を挿入することができるので、従来構造
に対して面積を増加させることなく電源線を流れる電流
の過渡成分をほぼゼロにすることができ、不要輻射を５
０％以上低減することができる。
ｎＦ以上の容量を挿入することができるので、従来構造
に対して面積を増加させることなく電源線を流れる電流
の過渡成分をほぼゼロにすることができ、不要輻射を５
０％以上低減することができる。
【０００８】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は本発明の第１の実施例におけ
る半導体装置の要部断面図である。図１において、１は
Ｐ型シリコン基板、２はＮ型ウェル、３は分離のＮ型領
域、４は分離のＰ型領域、５は素子分離のためのシリコ
ン酸化膜、６はゲート電極、７は層間絶縁膜、８は下電
極、９は容量絶縁膜である高誘電体を有する誘電体薄膜
（以下高誘電体薄膜という）、１０は上電極、１１は容
量素子の保護膜、１２はバリア金属、１３ａは下電極８
に導通する配線、１３ｂは上電極１０に導通する配線で
ある。上電極１０、下電極８は配線１３ｂ、１３ａによ
ってそれぞれ電源線および接地線に接続されている。
しながら説明する。図１は本発明の第１の実施例におけ
る半導体装置の要部断面図である。図１において、１は
Ｐ型シリコン基板、２はＮ型ウェル、３は分離のＮ型領
域、４は分離のＰ型領域、５は素子分離のためのシリコ
ン酸化膜、６はゲート電極、７は層間絶縁膜、８は下電
極、９は容量絶縁膜である高誘電体を有する誘電体薄膜
（以下高誘電体薄膜という）、１０は上電極、１１は容
量素子の保護膜、１２はバリア金属、１３ａは下電極８
に導通する配線、１３ｂは上電極１０に導通する配線で
ある。上電極１０、下電極８は配線１３ｂ、１３ａによ
ってそれぞれ電源線および接地線に接続されている。
【０００９】以上のように構成された半導体装置では、
高誘電体薄膜９の大きい誘電率を利用して通常のシリコ
ン酸化膜で形成した容量の数１０倍から数１００倍の容
量を有する容量素子を内蔵することができ、この容量素
子を電源線と接地線との間に挿入することにより電源電
流の過渡成分をほぼゼロにすることができるので不要輻
射をゼロにすることができる。
高誘電体薄膜９の大きい誘電率を利用して通常のシリコ
ン酸化膜で形成した容量の数１０倍から数１００倍の容
量を有する容量素子を内蔵することができ、この容量素
子を電源線と接地線との間に挿入することにより電源電
流の過渡成分をほぼゼロにすることができるので不要輻
射をゼロにすることができる。
【００１０】さらに本実施例の構造では、高誘電体薄膜
９で形成された容量素子は層間絶縁膜７の上に配置され
ているため、以降の工程における最高温度は配線１３
ａ、１３ｂを形成するための５００℃ が最高温度であ
り、特性の安定した容量素子を実現することができる。
９で形成された容量素子は層間絶縁膜７の上に配置され
ているため、以降の工程における最高温度は配線１３
ａ、１３ｂを形成するための５００℃ が最高温度であ
り、特性の安定した容量素子を実現することができる。
【００１１】次に本発明の第２の実施例について説明す
る。図２は本発明の第２の実施例における半導体装置の
要部断面図である。図２において図１に示す第１の実施
例と同一箇所には同一符号を付して説明を省略する。な
お本実施例が第１の実施例と異なる点は、高誘電体薄膜
２０および上電極２１の形状が異なっていることであ
る。すなわち本実施例では、高誘電体薄膜２０および上
電極２１が下電極８の端部を覆うように形成されてい
る。したがって上電極２１とコンタクトをとる配線１３
ｂを下電極８の上を通らないように配置することができ
るので保護膜１１のピンホールなどを通して配線１３ｂ
と下電極８とが導通するのを防止することができる。
る。図２は本発明の第２の実施例における半導体装置の
要部断面図である。図２において図１に示す第１の実施
例と同一箇所には同一符号を付して説明を省略する。な
お本実施例が第１の実施例と異なる点は、高誘電体薄膜
２０および上電極２１の形状が異なっていることであ
る。すなわち本実施例では、高誘電体薄膜２０および上
電極２１が下電極８の端部を覆うように形成されてい
る。したがって上電極２１とコンタクトをとる配線１３
ｂを下電極８の上を通らないように配置することができ
るので保護膜１１のピンホールなどを通して配線１３ｂ
と下電極８とが導通するのを防止することができる。
【００１２】次に本発明の第３の実施例について説明す
る。図３は本発明の第３の実施例における半導体装置の
要部断面図である。図３において、図１に示す第１の実
施例と同一箇所には同一符号を付して説明を省略する。
なお本実施例が第１の実施例または第２の実施例と異な
る点は、高誘電体薄膜２０の形状、上電極２１の形状お
よび上電極２１から配線１３ｂを取り出すために保護膜
１１に形成された開口の位置がそれぞれ異なっているこ
とである。すなわち本実施例では、高誘電体薄膜３０お
よび上電極３１が下電極８を覆うように形成されてお
り、かつ上電極３１と配線１３ｂとのコンタクトを取る
ための保護膜１１の開口が下電極８と重ならない位置に
設けられている。したがって、第２の実施例の効果に加
えて、上電極３１と配線１３ｂとのコンタクト部分は容
量素子を形成している部分から離れているために容量特
性に影響を及ぼさないという新たな効果を有する。
る。図３は本発明の第３の実施例における半導体装置の
要部断面図である。図３において、図１に示す第１の実
施例と同一箇所には同一符号を付して説明を省略する。
なお本実施例が第１の実施例または第２の実施例と異な
る点は、高誘電体薄膜２０の形状、上電極２１の形状お
よび上電極２１から配線１３ｂを取り出すために保護膜
１１に形成された開口の位置がそれぞれ異なっているこ
とである。すなわち本実施例では、高誘電体薄膜３０お
よび上電極３１が下電極８を覆うように形成されてお
り、かつ上電極３１と配線１３ｂとのコンタクトを取る
ための保護膜１１の開口が下電極８と重ならない位置に
設けられている。したがって、第２の実施例の効果に加
えて、上電極３１と配線１３ｂとのコンタクト部分は容
量素子を形成している部分から離れているために容量特
性に影響を及ぼさないという新たな効果を有する。
【００１３】なおこれらの実施例において、上電極を電
源線、下電極を接地線に接続しても、上電極を接地線、
下電極を電源線に接続しても同様の効果が得られること
は言うまでもない。
源線、下電極を接地線に接続しても、上電極を接地線、
下電極を電源線に接続しても同様の効果が得られること
は言うまでもない。
【００１４】さらに本実施例ではＰ型シリコン基板１に
Ｎ型ウェル２を形成した構造において容量素子を形成し
た例について説明したが、本発明はこれに限定されるも
のではなく他の回路構成または構造の半導体装置に適用
して同様の効果が得られるものである。
Ｎ型ウェル２を形成した構造において容量素子を形成し
た例について説明したが、本発明はこれに限定されるも
のではなく他の回路構成または構造の半導体装置に適用
して同様の効果が得られるものである。
【００１５】
【発明の効果】以上のように本発明は、電源線と接地線
との間に高誘電体薄膜を容量絶縁膜とした容量素子を形
成した構成により、電源雑音に起因する電磁波雑音であ
る不要輻射を低減することができる優れた半導体装置を
実現できるものである。
との間に高誘電体薄膜を容量絶縁膜とした容量素子を形
成した構成により、電源雑音に起因する電磁波雑音であ
る不要輻射を低減することができる優れた半導体装置を
実現できるものである。
【図１】本発明の第１の実施例における半導体装置の要
部断面図
部断面図
【図２】本発明の第２の実施例における半導体装置の要
部断面図
部断面図
【図３】本発明の第３の実施例における半導体装置の要
部断面図
部断面図
【図４】従来の半導体装置の要部断面図
１ Ｐ型シリコン基板（半導体基板） ７ 層間絶縁膜膜（第１の絶縁膜） ８ 下電極 ９ 高誘電体薄膜（誘電体薄膜） １１ 保護膜（第２の絶縁膜） １０ 上電極 １３ａ、１３ｂ 配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 那須 徹 大阪府門真市大字門真1006番地 松下電子 工業株式会社内 (72)発明者 松田 明浩 大阪府門真市大字門真1006番地 松下電子 工業株式会社内 (72)発明者 嶋田 恭博 大阪府門真市大字門真1006番地 松下電子 工業株式会社内
Claims (3)
- 【請求項１】 集積回路が作り込まれた半導体基板上に
形成された第１の絶縁膜の上に下電極、高誘電率を有す
る誘電体薄膜および上電極とで構成される容量素子が形
成されており、前記容量素子の上に第２の絶縁膜が形成
されており、前記第２の絶縁膜に設けられた開口を通し
て上電極および下電極のいずれか一方が電源線に他方が
接地線に接続されている半導体装置。 - 【請求項２】 高誘電率を有する誘電体薄膜の少なくと
も一部が下電極の一部を越えて形成されていることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 高誘電率を有する誘電体薄膜および上電
極がともに少なくともその一部が下電極の一部を越えて
形成されており、上電極を導出するための第２の絶縁膜
の開口が下電極と重ならない位置に形成されている請求
項１記載の半導体装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26454692A JP3282234B2 (ja) | 1992-10-02 | 1992-10-02 | 半導体装置 |
| EP97106056A EP0789395B1 (en) | 1992-06-12 | 1993-06-14 | Manufacturing method for semiconductor device having capacitor |
| DE69333864T DE69333864T2 (de) | 1992-06-12 | 1993-06-14 | Herstellungsverfahren für Halbleiterbauelement mit Kondensator |
| EP93304609A EP0574275B1 (en) | 1992-06-12 | 1993-06-14 | Semiconductor device having capacitor |
| DE69317940T DE69317940T2 (de) | 1992-06-12 | 1993-06-14 | Halbleiterbauelement mit Kondensator |
| US08/778,953 US5717233A (en) | 1992-06-12 | 1997-01-06 | Semiconductor device having capacitior and manufacturing method thereof |
| US08/947,712 US6126752A (en) | 1992-06-12 | 1997-10-09 | Semiconductor device having capacitor and manufacturing apparatus thereof |
| US08/950,920 US6080617A (en) | 1992-06-12 | 1997-10-15 | Semiconductor device having capacitor and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26454692A JP3282234B2 (ja) | 1992-10-02 | 1992-10-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120425A true JPH06120425A (ja) | 1994-04-28 |
| JP3282234B2 JP3282234B2 (ja) | 2002-05-13 |
Family
ID=17404777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26454692A Expired - Fee Related JP3282234B2 (ja) | 1992-06-12 | 1992-10-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3282234B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436756B1 (en) | 1997-11-10 | 2002-08-20 | Nec Corporation | Semiconductor device and fabrication method thereof |
-
1992
- 1992-10-02 JP JP26454692A patent/JP3282234B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436756B1 (en) | 1997-11-10 | 2002-08-20 | Nec Corporation | Semiconductor device and fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3282234B2 (ja) | 2002-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6933551B1 (en) | Large value, compact, high yielding integrated circuit capacitors | |
| US4541002A (en) | Protective device for a semiconductor integrated circuit including double polysilicon resistor | |
| US4072976A (en) | Gate protection device for MOS circuits | |
| EP0981157A2 (en) | Circuitry and method of forming the same | |
| US5744840A (en) | Electrostatic protection devices for protecting semiconductor integrated circuitry | |
| JP3590207B2 (ja) | Ｍｏｓキャパシタ | |
| JPH06120425A (ja) | 半導体装置 | |
| JPH0438862A (ja) | 半導体集積回路装置 | |
| US5113230A (en) | Semiconductor device having a conductive layer for preventing insulation layer destruction | |
| JPS6221018Y2 (ja) | ||
| JPS6359257B2 (ja) | ||
| KR100290916B1 (ko) | 이에스디(ｅｓｄ) 보호회로 및 그의 제조 방법 | |
| JP3185723B2 (ja) | 半導体装置 | |
| JP3589158B2 (ja) | 半導体集積回路 | |
| JPH0752775B2 (ja) | 入力保護回路装置 | |
| JPH0587137B2 (ja) | ||
| US5432369A (en) | Input/output protection circuit | |
| JPH07147384A (ja) | 半導体装置 | |
| JPS622704B2 (ja) | ||
| JP3134443B2 (ja) | 半導体入力保護装置 | |
| JPS60120569A (ja) | 入力回路 | |
| JPH01185974A (ja) | Ｍｉｓ−ｆｅｔ | |
| JPS63239972A (ja) | 半導体装置の入力保護回路 | |
| JPH0462838A (ja) | 半導体装置 | |
| JP2996346B2 (ja) | Ｍｏｓ集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080301 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090301 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100301 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |