JPH06120433A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH06120433A
JPH06120433A JP4285045A JP28504592A JPH06120433A JP H06120433 A JPH06120433 A JP H06120433A JP 4285045 A JP4285045 A JP 4285045A JP 28504592 A JP28504592 A JP 28504592A JP H06120433 A JPH06120433 A JP H06120433A
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JP
Japan
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pair
conductive films
insulating film
forming
film
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JP4285045A
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Hiroyuki Miwa
浩之 三輪
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Sony Corp
Original Assignee
Sony Corp
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  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 エッチング時のダメージ、例えばＢｉＣＭＯ
Ｓ製造時のＬＤＤスペーサ形成時のエッチングが下地に
及ぼすダメージを防止した半導体装置とその製法を提供
する。 【構成】 半導体基板１上に形成された絶縁膜６と、
絶縁膜６の少なくとも一端を各々被覆する形で形成され
た１対の伝導膜71，72と、該伝導膜直下に存在する基板
と反伝導型の拡散層11，12（エミッタ、コレクタ等）よ
り形成され、１対の伝導膜71，72の間が絶縁膜10で埋め
込まれたＢｉＣＭＯＳ等の半導体装置。半導体基板１
上の一部に絶縁膜を形成し、この絶縁膜６の少なくとも
一端を各々被覆する形で１対の伝導膜71，72を形成し、
該１対の伝導膜71，72の間を絶縁膜10で埋め込む工程を
含む半導体装置の製造方法。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関する。本発明は、例えば、ラテラルバイポー
ラトランジスタ及びその製造方法として利用できる。
【０００２】
【従来の技術及びその問題点】近年、半導体装置の分野
では、更なる大規模化、高性能化が要求されるに至って
おり、その中でＣＭＯＳの高集積、低消費電力性とバイ
ポーラトランジスタ（以下、ＢＩＰと記す場合もある）
の高速性の長所を兼ね備えたＢｉＣＭＯＳＬＳＩが注目
されている。
【０００３】特に、高性能を要求される分野では、最先
端のＭＯＳ技術とＢＩＰ技術を一体化することが必要に
なり、好ましいＭＯＳ構造として、いわゆるＬＤＤ構造
が採用されることになる。この場合ＬＤＤ形成用のスペ
ーサを形成する際のＳｉＯ2等のＲＩＥ時のＢＩＰ部へ
のダメージが問題となる。特にラテラルバイポーラトラ
ンジスタにおいては、基板表面部を素子の活性領域とし
て利用しているため、この影響が顕著である。
【０００４】上記問題を、図５ないし図８に示した従来
例を用いて詳細に説明する。図示の半導体装置は、ラテ
ラルバイポーラトランジスタ部とＰチャネルＭＯＳトラ
ンジスタ部とを備えた半導体装置であって、これらの図
はそのシリコン基板の上部断面図により、各製造工程を
示す図である。従来技術においては、次の（１）〜
（４）の工程をとる。
【０００５】（１）基板１において、バイポーラトラン
ジスタ部にＮ+ 埋め込み層２及び拡散層３を形成する。
この埋め込み層２及び拡散層３は、ＮＰＮトランジスタ
（図示せず）のコレクタ取り出し、及びＰＮＰトランジ
スタのベース取り出しとして機能する。次に素子分離の
ためのＬＯＣＯＳ酸化膜４、及びＰ+ 拡散層５を形成し
た後にゲート酸化膜６を形成する。ＬＯＣＯＳ酸化膜４
としては４００〜５００ｎｍの、ゲート酸化膜６として
は１０〜２０ｎｍの膜厚のＳｉＯ2 膜を形成する。その
後、ラテラルバイポーラトランジスタ部のエミッタ、コ
レクタ電極形成部分のゲート酸化膜６を開口する（各開
口を符号61，62で示す）。これにより図５の構造とす
る。
【０００６】（２）ＣＶＤにより、２００〜４００ｎｍ
の膜厚のＰｏｌｙＳｉを形成し、ＭＯＳトランジスタ部
のゲート電極部にＮ+ イオン注入を、ラテラルバイポー
ラトランジスタ部のエミッタ、コレクタ電極形成部分に
Ｐ+ イオン注入を行った後、ＭＯＳのゲート電極、ラテ
ラルバイポーラトランジスタ部のエミッタ、コレクタ電
極を残し、通常のドライエッチング技術にて、前記Ｐｏ
ｌｙＳｉを加工する。これにより、バイポーラトランジ
スタ部のエミッタ、コレクタ電極用のＰｏｌｙＳｉ部7
1，72及びＭＯＳトランジスタ部のゲート電極用のＰｏ
ｌｙＳｉ部73を形成する。次にＭＯＳトランジスタ部に
Ｐ- イオン注入を行い、ＬＤＤ拡散層８を形成する。こ
れにより、図６の構造とする。
【０００７】（３）ＣＶＤにより、２００〜４００ｎｍ
の膜厚のＳｉＯ2 を形成し、ドライエッチング技術を用
いて異方性エッチングすることにより、サイドウォール
状のＬＤＤ形成用ＳｉＯ2 スペーサ９を形成する。この
時、ラテラルバイポーラトランジスタのベース活性領域
（符号90で示す）がオーバーエッチングにさらされる。
なお、バイポーラトランジスタの電極用ＰｏｌｙＳｉ7
1，72にも、サイドウォール91が形成される。次にＭＯ
Ｓ部にＰ+ イオン注入を行い、ソース／ドレイン拡散層
81を形成する。これにより図７の構造とする。
【０００８】（４）熱処理を行うことで、ラテラルバイ
ポーラトランジスタ部のエミッタ、コレクタ電極用Ｐｏ
ｌｙＳｉ71，72からＰ+ を拡散し、エミッタ、コレクタ
を構成する拡散層11，12を形成する。この時、同時にＭ
ＯＳ部ソース／ドレイン拡散層81を活性化させる。その
後、既存の配線技術を用いて、各電極を形成し、図８の
構造を得る。図８中、Ｃ，Ｅ，Ｂは各々コレクタ、エミ
ッタ、ベース取り出しを示し、Ｓ，Ｄはソース、ドレイ
ン取り出しを示す（各図中において同じ）。
【０００９】しかしながら、上述した従来方法には、以
下の問題点が存在する。即ち、図７のＬＤＤ形成用スペ
ーサ９の形成時において、ラテラルバイポーラトランジ
スタのベース活性領域90がオーバーエッチングにさらさ
れる。この部分はエッチング時には、１０〜２０ｎｍ程
度のゲート酸化膜６で被覆されているだけであるため、
前記オーバーエッチングでＳｉ基板１の表面が露出し、
エッチングダメージが生ずるという問題がある。これに
よりベース電流の増大によるＨｆｅの低下、エミッタと
コレクタ間のリーク電流増大による歩留まりの低下等が
発生し、問題となる。
【００１０】
【発明が解決しようとする課題】本発明は、半導体装置
製造に当たり問題になる上記の如きエッチング時のダメ
ージを防止した半導体装置、及びその製造方法を提供し
ようとするものであり、例えば高性能なＢｉＣＭＯＳを
実現するに当たり、ＬＤＤスペーサ形成時のエッチング
ダメージがバイポーラトランジスタ、特にラテラルバイ
ポーラトランジスタの性能低下、歩留まりの低下等を引
き起こすことを防止して、高性能、低コストのＢｉＣＭ
ＯＳＬＳＩ実現を図るものである。
【００１１】
【課題を解決するための手段】本発明は前記問題点に鑑
みて創案されたもので、前記問題点を解決する手段を提
供するものである。
【００１２】即ち、本出願の請求項１の発明は、半導体
基板上に形成された絶縁膜と、前記絶縁膜の少なくとも
一端を各々被覆する形で形成された１対の伝導膜と、該
伝導膜直下に存在する基板と反伝導型の拡散層より形成
され、前記１対の伝導膜の間が絶縁膜で埋め込まれたこ
とを特徴とする半導体装置であって、これにより上記問
題点を解決したものである。
【００１３】本出願の請求項２記載の発明は、半導体基
板上に形成された絶縁膜と、前記絶縁膜の少なくとも一
端を各々被覆する形で形成された１対の伝導膜と、該伝
導膜直下に存在する基板と反伝導型の拡散層より形成さ
れたエミッタ、コレクタを有し、前記１対の伝導膜の間
が絶縁膜で埋め込まれたことを特徴とするバイポーラト
ランジスタであって、これにより上記問題点を解決した
ものである。
【００１４】本出願の請求項３記載の発明は、ラテラル
バイポーラトランジスタであることを特徴とする請求項
２に記載のバイポーラトランジスタであって、これによ
り上記問題点を解決したものである。
【００１５】本出願の請求項４記載の発明は、半導体基
板上の一部に絶縁膜を形成する工程と、前記絶縁膜の少
なくとも一端を各々被覆する形で１対の伝導膜を形成す
る工程と、該１対の伝導膜の間を絶縁膜で埋め込む工程
を含むことを特徴とする半導体装置の製造方法であっ
て、これにより上記問題点を解決したものである。
【００１６】本出願の請求項５記載の発明は、半導体基
板上の一部に絶縁膜を形成する工程と、前記絶縁膜の少
なくとも一端を各々被覆する形で１対の伝導膜を形成す
る工程と、該１対の伝導膜より基板と反伝導型の不純物
を拡散する工程と、前記１対の伝導膜の間を絶縁膜で埋
め込む工程を含むことを特徴とする半導体装置の製造方
法であって、これにより上記問題点を解決したものであ
る。
【００１７】本出願の請求項６記載の発明は、１対の伝
導膜をＰｏｌｙＳｉまたはＰｏｌｙＳｉを含む積層膜に
より形成したことを特徴とする請求項４または５に記載
の半導体装置の製造方法であって、これにより上記問題
点を解決したものである。
【００１８】本出願の請求項７記載の発明は、半導体基
板上の一部に絶縁膜を形成する工程と、前記絶縁膜の少
なくとも一端を各々被覆する形で１対の伝導膜を形成す
る工程と、基板全面に絶縁体を形成した後、異方性エッ
チングにより該１対の伝導膜の少なくとも一端にサイド
ウォールを形成すると同時に前記１対の伝導膜の間を絶
縁膜で埋め込む工程を含むことを特徴とする半導体装置
の製造方法であって、これにより上記問題点を解決した
ものである。
【００１９】本出願の請求項８記載の発明は、半導体基
板上の一部に絶縁膜を形成する工程と、前記絶縁膜の少
なくとも一端を各々被覆する形で１対の伝導膜を形成す
る工程と、基板全面に絶縁体を形成した後、異方性エッ
チングにより該１対の伝導膜の少なくとも一端にサイド
ウォールを形成すると同時に前記１対の伝導膜の間を絶
縁膜で埋め込む工程と、該１対の伝導膜より基板と反伝
導型の不純物を拡散する工程とを含むことを特徴とする
半導体装置の製造方法であって、これにより上記問題点
を解決したものである。
【００２０】本出願の請求項９記載の発明は、１対の伝
導膜をＰｏｌｙＳｉまたはＰｏｌｙＳｉを含む積層膜に
より形成したことを特徴とする請求項７または８記載の
半導体装置の製造方法であって、これにより上記問題点
を解決したものである。
【００２１】本出願の請求項10記載の発明は、半導体基
板上に絶縁膜と伝導膜の積層膜を形成する工程と、前記
積層膜の一部を残しエッチング除去する工程と、該積層
膜の少なくとも一端を各々被覆する形で１対の伝導膜を
形成する工程と、基板全面に絶縁体を形成した後、異方
性エッチングにより前記１対の伝導膜の少なくとも一端
にサイドウォールを形成すると同時に該１対の伝導膜の
間を絶縁膜で埋め込む工程を含むことを特徴とする半導
体装置の製造方法であって、これにより上記問題点を解
決したものである。
【００２２】本出願の請求項11記載の発明は、半導体基
板上に絶縁膜と伝導膜の積層膜を形成する工程と、前記
積層膜の一部を残しエッチング除去する工程と、該積層
膜の少なくとも一端を各々被覆する形で１対の伝導膜を
形成する工程と、基板全面に絶縁体を形成した後、異方
性エッチングにより該１対の伝導膜の少なくとも一端に
サイドウォールを形成すると同時に前記１対の伝導膜の
間を絶縁膜で埋め込む工程と、該１対の伝導膜より基板
と反伝導型の不純物を拡散する工程とを含むことを特徴
とする半導体装置の製造方法であって、これにより上記
問題点を解決したものである。
【００２３】本出願の請求項12記載の発明は、伝導膜を
ＰｏｌｙＳｉまたはＰｏｌｙＳｉを含む積層膜により形
成したことを特徴とする請求項10または11に記載の半導
体装置の製造方法であって、これにより上記問題点を解
決したものである。
【００２４】
【作用】本出願の発明によれば、エッチングによりダメ
ージが与えられるおそれがある部分が保護されるので、
その部分がエッチングにさらされることが防止され、ダ
メージが防がれる。
【００２５】具体的には、例えばＭＯＳのＬＤＤスペー
サ形成の異方性エッチング時において、ラテラルバイポ
ーラトランジスタのベース活性領域を保護膜で被覆する
ことで、オーバーエッチングにさらされることが防止で
きる。更に、この保護膜として、スペーサ形成用のＳｉ
Ｏ2 等の絶縁膜を用いることで、工程の追加無しにこの
作用効果を得ることができる。
【００２６】よって、本出願の発明によれば、従来ダメ
ージを受けるおそれのあった場合、例えばＭＯＳのＬＤ
Ｄスペーサ形成の異方性エッチング時にラテラルバイポ
ーラトランジスタのベース活性領域がオーバーエッチン
グにさらされるおそれがあった場合でも、これが防がれ
るため、従来問題となっていた素子の劣化、歩留まりの
低下等の問題は発生しない。更に、工程の追加によるコ
ストアップも生じないように本発明を具体化することが
できる。
【００２７】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。なお、当然のことではあるが、本発明は実
施例により限定されるものではない。
【００２８】実施例１ 本実施例は、ラテラルバイポーラトランジスタ部を有す
るＢｉＣＭＯＳについて、本発明を具体化したものであ
る。図１に本実施例の半導体装置の断面を示し、図２
に、図１の構造を得るための工程を示す。
【００２９】本実施例の半導体装置は、図１に示すよう
に、半導体基板１上に形成された絶縁膜（ゲート絶縁
膜）６と、前記絶縁膜６の少なくとも一端を各々被覆す
る形で形成された１対の伝導膜71，72（ＰｏｌｙＳｉ
膜）と、該伝導膜71，72直下に存在する基板と反伝導型
の拡散層11，12より形成され、前記１対の伝導膜71，72
の間が絶縁膜10（ＳｉＯ2 ）で埋め込まれて成るもので
ある。
【００３０】本実施例において、ＰｏｌｙＳｉから成る
１対の伝導膜71，72は、それぞれバイポーラトランジス
タ（特にラテラルバイポーラトランジスタ）のエミッ
タ、コレクタである。
【００３１】本実施例のラテラルバイポーラトランジス
タは次の（１）〜（４）の工程で製造される。図２及び
図１を参照する。
【００３２】（１）基板１において、バイポーラトラン
ジスタ部にＮ+ 埋め込み層２及び拡散層３を形成する。
この埋め込み層２及び拡散層３はＮＰＮトランジスタ
（図示せず）のコレクタ取り出し、及びＰＮＰトランジ
スタのベース取り出しとして機能する。次に素子分離の
ためのＬＯＣＯＳ酸化膜４、及びＰ+ 拡散層５を形成し
た後に絶縁膜であるゲート酸化膜６を形成する。ＬＯＣ
ＯＳ酸化膜４としては４００〜５００ｎｍの、ゲート酸
化膜６としては１０〜２０ｎｍの膜厚のＳｉＯ2 膜を形
成する。その後、ラテラルバイポーラトランジスタ部の
エミッタ、コレクタ電極形成部分のゲート酸化膜６を開
口する（各開口を符号61，62で示す）。これにより図２
（ａ）の構造が得られる。この時、ラテラルバイポーラ
トランジスタのベース幅は、シリコン基板１の表面に残
存させたゲート酸化膜６の幅（図中Ｌ）で決定される。
【００３３】（２）ＣＶＤにより、２００〜４００ｎｍ
の膜厚のＰｏｌｙＳｉを形成し、ＭＯＳのゲート電極部
にＮ+ イオン注入を、ラテラルバイポーラトランジスタ
部のエミッタ、コレクタ電極形成部分にＰ+ イオン注入
を行った後、ＭＯＳのゲート電極、ラテラルバイポーラ
トランジスタ部のエミッタ、コレクタ電極を残し、通常
のドライエッチング技術にて、前記ＰｏｌｙＳｉを加工
する。これにより、バイポーラトランジスタ部のエミッ
タ、コレクタ電極用のＰｏｌｙＳｉ部71，72を形成す
る。なお、ＭＯＳ部には、図６と同様のＰｏｌｙＳｉゲ
ート電極を同時に形成することができる。この時、ラテ
ラルバイポーラトランジスタ部のエミッタ・コレクタ電
極間の距離（図中ＬS ）を、次の工程（３）で形成する
ＬＤＤスペーサ用絶縁体ＣＶＤ膜の膜厚の概略２倍程度
に設定する。例えばエキシマレーザーリソグラフィー、
ｉ線リソグラフィー技術及び位相シフト技術を用いるこ
とにより、この距離ＬS として、現状０．３μｍ程度
迄、縮小して形成することが可能である。次にＭＯＳ部
にＰ- イオン注入を行い、ＬＤＤ拡散層を形成する（こ
こでは、図示せず。従来例の図示参照）。これにより図
２（ｂ）の構造を得る。
【００３４】（３）ＣＶＤにより、２００〜４００ｎｍ
の膜厚のＳｉＯ2 を形成する。この時、ラテラルバイポ
ーラトランジスタ部のエミッタ、コレクタ電極間スペー
スは、工程（２）で説明したとおりにＬＤＤスペーサ用
ＳｉＯ2 ＣＶＤ膜の膜厚の概略２倍程度に設定されてい
ることで、本ＳｉＯ2 膜で埋め込まれる。従って、ひき
続き異方性エッチングにてＬＤＤ用ＳｉＯ2 スペーサを
形成する際、ラテラルバイポーラトランジスタのベース
活性領域を前記埋め込みＳｉＯ2 膜で被覆し、保護する
ことが可能となる。図２（ｃ）中、埋め込み絶縁膜を符
号10で示す。この結果、オーバーエッチングにさらされ
ることが防止される。これにより、従来問題となっいた
素子の劣化、歩留まりの低下等の問題は発生しない。更
に、この保護膜としてスペーサ形成用のＳｉＯ2 等の絶
縁膜を用いることで、工程の追加によるコストアップも
生じない。次にＭＯＳ部にＰ+ イオン注入を行い、ソー
ス、ドレイン拡散層を形成する（図示せず）。これによ
り図２（ｃ）の構造を得る。
【００３５】（４）熱処理を行うことで、ラテラルバイ
ポーラトランジスタ部のエミッタ、コレクタ電極用Ｐｏ
ｌｙＳｉ71，72からＰ+ を拡散し、エミッタ、コレクタ
用拡散層11，12を形成する。この時、同時にＭＯＳ部ソ
ース、ドレイン拡散層を活性化させる。その後、既存の
配線技術を用いて各電極を形成する。これによって図１
の構造の半導体装置を得るのである。
【００３６】以上、説明したように、本実施例にれば、
ＢｉＣＭＯＳＬＳＩを製造する際、ＭＯＳトランジスタ
部のＬＤＤスペーサ形成の異方性エッチング時におい
て、ラテラルバイポーラトランジスタのベース活性領域
を保護膜（絶縁膜10）で被覆することで、オーバーエッ
チングにさらされることを防止し、従来問題となってい
た素子の劣化、歩留まりの低下等の問題発生を防止する
ことが可能となった。更に、この保護膜として、スペー
サ形成用のＳｉＯ2 等の絶縁膜を用いることで、工程の
追加なしにこれを行うことが可能となる。
【００３７】実施例２ 上記した実施例１では、工程（２）でラテラルバイポー
ラトランジスタ部のエミッタ・コレクタ電極形成部分の
ゲート酸化膜を開口する際のレジスト剥離工程にて、ゲ
ート酸化膜６が汚染されるおそれがあり、耐圧不良等の
原因となる可能性がある。この問題をも解決するように
したのが、この実施例である。
【００３８】本実施例の半導体装置の断面を図３に示
し、製造工程を図４に示す。本実施例では、以下の
（１）〜（４）の工程で、ＢｉＣＭＯＳトランジスタを
形成した。
【００３９】（１）バイポーラトランジスタ部にＮ+ 埋
め込み層２及び拡散層３を形成する。この埋め込み層２
及び拡散層３はＮＰＮトランジスタ（図示せず）のコレ
クタ取り出し、及びＰＮＰトランジスタのベース取り出
しとして機能する。次に素子分離のためのＬＯＣＯＳ酸
化膜４及びＰ+ 拡散層５を形成した後に絶縁膜であるゲ
ート酸化膜６を形成する。ＬＯＣＯＳ酸化膜４としては
４００〜５００ｎｍの、ゲート酸化膜は１０〜２０ｎｍ
の膜厚のＳｉＯ2 膜を形成する。その後、ＣＶＤにより
全面に１００〜２００ｎｍ程度の膜厚のＰｏｌｙＳｉ７
を形成した後、ラテラルバイポーラトランジスタ部のエ
ミッタ、コレクタ電極形成部分のＰｏｌｙＳｉゲート酸
化膜積層膜を、既存のドライエッチング技術で開口する
（各開口を符号61，62で示す）。ＰｏｌｙＳｉ膜７は、
この開口形成時、ゲート酸化膜６の保護膜として機能す
る。この時、ラテラルバイポーラトランジスタのベース
幅は、シリコン基板表面に残存させたゲート酸化膜の幅
（図中Ｌ）で決定される点は、先の実施例と同様であ
る。これによって、図４（ａ）の構造を得る。
【００４０】（２）ＣＶＤにより、１００〜２００ｎｍ
の膜厚のＰｏｌｙＳｉを形成する。先の、ＰｏｌｙＳｉ
ＣＶＤ７と合わせて、ＰｏｌｙＳｉ膜厚の合計は、３０
０〜４００ｎｍとなり先の実施例と同等になる。ＭＯＳ
のゲート電極部にＮ+ イオン注入を、ラテラルバイポー
ラトランジスタ部のエミッタ、コレクタ電極形成部分に
Ｐ+ イオン注入を行った後、ＭＯＳのゲート電極、ラテ
ラルバイポーラトランジスタ部のエミッタ・コレクタ電
極を残し、ドライエッチング技術にて前記ＰｏｌｙＳｉ
を加工する。これによって、ＰｏｌｙＳｉ電極71，72を
有する図４（ｂ）の構造を得る。この時、ラテラルバイ
ポーラトランジスタ部のエミッタ、コレクタ電極間の距
離（図中ＬS ）を次の工程（３）で形成するＬＤＤスペ
ーサ用絶縁体ＣＶＤ膜の膜厚の概略２倍程度に設定す
る。これにより、ここに保護用の絶縁膜10（図４（ｃ）
参照）を埋め込み可能とする。次にＭＯＳ部にＰ- イオ
ン注入を行い、ＬＤＤ拡散層を形成する（ここでは図示
せず）。以下、（３）及び（４）工程は、先の実施例と
同一であり、図４（ｃ）及び図３に同一の符号を附し
て、説明を省略する。
【００４１】
【発明の効果】上述の如く、本発明によれば、半導体装
置製造に当たり、問題になるエッチング時のダメージを
防止した半導体装置、及びその製造方法を提供でき、特
に、高性能なＢｉＣＭＯＳを実現するに当たり、ＬＤＤ
スペーサ形成時のエッチングダメージがバイポーラトラ
ンジスタ、特にラテラルバイポーラトランジスタの性能
低下、歩留まりの低下等を引き起こすことを防止して、
高性能、低コストのＢｉＣＭＯＳＬＳＩ実現を図ること
ができる。
【図面の簡単な説明】
【図１】実施例１の半導体装置の断面図を示す。
【図２】実施例１の半導体装置の製造工程を示す。
【図３】実施例２の半導体装置の断面図を示す。
【図４】実施例２の半導体装置の製造工程を示す。
【図５】従来技術の工程を示す（１）。
【図６】従来技術の工程を示す（２）。
【図７】従来技術の工程を示す（３）。
【図８】従来技術の工程を示す（４）。
【符号の説明】
１ 半導体基板 ６ 絶縁膜（ゲート酸化膜） 71，72 １対の伝導膜（ＰｏｌｙＳｉ電極） 10 埋め込み絶縁膜（ＳｉＯ2 ）

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上に形成された絶縁膜と、前記
    絶縁膜の少なくとも一端を各々被覆する形で形成された
    １対の伝導膜と、該伝導膜直下に存在する基板と反伝導
    型の拡散層より形成され、前記１対の伝導膜の間が絶縁
    膜で埋め込まれたことを特徴とする半導体装置。
  2. 【請求項２】半導体基板上に形成された絶縁膜と、前記
    絶縁膜の少なくとも一端を各々被覆する形で形成された
    １対の伝導膜と、該伝導膜直下に存在する基板と反伝導
    型の拡散層より形成されたエミッタ、コレクタを有し、
    前記１対の伝導膜の間が絶縁膜で埋め込まれたことを特
    徴とするバイポーラトランジスタ。
  3. 【請求項３】ラテラルバイポーラトランジスタであるこ
    とを特徴とする請求項２に記載のバイポーラトランジス
    タ。
  4. 【請求項４】半導体基板上の一部に絶縁膜を形成する工
    程と、前記絶縁膜の少なくとも一端を各々被覆する形で
    １対の伝導膜を形成する工程と、該１対の伝導膜の間を
    絶縁膜で埋め込む工程を含むことを特徴とする半導体装
    置の製造方法。
  5. 【請求項５】半導体基板上の一部に絶縁膜を形成する工
    程と、前記絶縁膜の少なくとも一端を各々被覆する形で
    １対の伝導膜を形成する工程と、該１対の伝導膜より基
    板と反伝導型の不純物を拡散する工程と、前記１対の伝
    導膜の間を絶縁膜で埋め込む工程を含むことを特徴とす
    る半導体装置の製造方法。
  6. 【請求項６】１対の伝導膜をＰｏｌｙＳｉまたはＰｏｌ
    ｙＳｉを含む積層膜により形成したことを特徴とする請
    求項４または５に記載の半導体装置の製造方法。
  7. 【請求項７】半導体基板上の一部に絶縁膜を形成する工
    程と、前記絶縁膜の少なくとも一端を各々被覆する形で
    １対の伝導膜を形成する工程と、基板全面に絶縁体を形
    成した後、異方性エッチングにより該１対の伝導膜の少
    なくとも一端にサイドウォールを形成すると同時に前記
    １対の伝導膜の間を絶縁膜で埋め込む工程を含むことを
    特徴とする半導体装置の製造方法。
  8. 【請求項８】半導体基板上の一部に絶縁膜を形成する工
    程と、前記絶縁膜の少なくとも一端を各々被覆する形で
    １対の伝導膜を形成する工程と、基板全面に絶縁体を形
    成した後、異方性エッチングにより該１対の伝導膜の少
    なくとも一端にサイドウォールを形成すると同時に前記
    １対の伝導膜の間を絶縁膜で埋め込む工程と、該１対の
    伝導膜より基板と反伝導型の不純物を拡散する工程とを
    含むことを特徴とする半導体装置の製造方法。
  9. 【請求項９】１対の伝導膜をＰｏｌｙＳｉまたはＰｏｌ
    ｙＳｉを含む積層膜により形成したことを特徴とする請
    求項７または８記載の半導体装置の製造方法。
  10. 【請求項10】半導体基板上に絶縁膜と伝導膜の積層膜を
    形成する工程と、前記積層膜の一部を残しエッチング除
    去する工程と、該積層膜の少なくとも一端を各々被覆す
    る形で１対の伝導膜を形成する工程と、基板全面に絶縁
    体を形成した後、異方性エッチングにより前記１対の伝
    導膜の少なくとも一端にサイドウォールを形成すると同
    時に該１対の伝導膜の間を絶縁膜で埋め込む工程を含む
    ことを特徴とする半導体装置の製造方法。
  11. 【請求項11】半導体基板上に絶縁膜と伝導膜の積層膜を
    形成する工程と、前記積層膜の一部を残しエッチング除
    去する工程と、該積層膜の少なくとも一端を各々被覆す
    る形で１対の伝導膜を形成する工程と、基板全面に絶縁
    体を形成した後、異方性エッチングにより当該１対の伝
    導膜の少なくとも一端にサイドウォールを形成すると同
    時に前記１対の伝導膜の間を絶縁膜で埋め込む工程と、
    該１対の伝導膜より基板と反伝導型の不純物を拡散する
    工程とを含むことを特徴とする半導体装置の製造方法。
  12. 【請求項12】伝導膜をＰｏｌｙＳｉまたはＰｏｌｙＳｉ
    を含む積層膜により形成したことを特徴とする請求項10
    または11に記載の半導体装置の製造方法。
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