JPH08172139A - 半導体装置製造方法 - Google Patents
半導体装置製造方法Info
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- JPH08172139A JPH08172139A JP6335015A JP33501594A JPH08172139A JP H08172139 A JPH08172139 A JP H08172139A JP 6335015 A JP6335015 A JP 6335015A JP 33501594 A JP33501594 A JP 33501594A JP H08172139 A JPH08172139 A JP H08172139A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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- Y10S148/009—Bi-MOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】本発明は半導体装置製造方法において、ＢｉＣ
ＭＯＳＬＳＩの製造時における工数を従来に比して削減
する。 【構成】半導体基板上に形成された第１の絶縁膜及び第
１の電気伝導膜をマスクとして第２の絶縁膜下の半導体
基板及び第１の電気伝導膜中に不純物を導入する。これ
によりＭＯＳＦＥＴのゲート電極、ソース、ドレイン及
びバイポーラトランジスタのベース電極、ラテラルバイ
ポーラトランジスタのエミツタ、コレクタコンタクト及
び容量体の取り出し電極、及び抵抗体への不純物導入を
同時に行うことができる。この分、工数を削減できる。
ＭＯＳＬＳＩの製造時における工数を従来に比して削減
する。 【構成】半導体基板上に形成された第１の絶縁膜及び第
１の電気伝導膜をマスクとして第２の絶縁膜下の半導体
基板及び第１の電気伝導膜中に不純物を導入する。これ
によりＭＯＳＦＥＴのゲート電極、ソース、ドレイン及
びバイポーラトランジスタのベース電極、ラテラルバイ
ポーラトランジスタのエミツタ、コレクタコンタクト及
び容量体の取り出し電極、及び抵抗体への不純物導入を
同時に行うことができる。この分、工数を削減できる。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図４） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 （１）概要 （２）第１の実施例（図１及び図２） （３）第２の実施例（図３） （４）他の実施例 発明の効果
【０００２】
【産業上の利用分野】本発明は半導体装置製造方法に関
し、特に高性能のバイポーラトランジスタ及びＭＯＳＦ
ＥＴを含む半導体装置の製造方法に適用して好適なもの
である。
し、特に高性能のバイポーラトランジスタ及びＭＯＳＦ
ＥＴを含む半導体装置の製造方法に適用して好適なもの
である。
【０００３】
【従来の技術】今日、電子機器の小型、軽量化及び高性
能、多機能化が進展している。これに伴いバイポーラト
ランジスタの高速、高精度性とＭＯＳＦＥＴの高集積、
低消費電力性の長所を兼ね備えたバイポーラＭＯＳ混載
ＬＳＩ（以下、ＢｉＭＯＳＬＳＩという）が注目されて
きている。
能、多機能化が進展している。これに伴いバイポーラト
ランジスタの高速、高精度性とＭＯＳＦＥＴの高集積、
低消費電力性の長所を兼ね備えたバイポーラＭＯＳ混載
ＬＳＩ（以下、ＢｉＭＯＳＬＳＩという）が注目されて
きている。
【０００４】しかしながら従来用いられているＢｉＭＯ
ＳＬＳＩ作製プロセスの場合、バイポーラトランジスタ
及びＭＯＳＦＥＴのそれぞれが高性能化するに伴い、プ
ロセスステツプ数が増大し、水処理コストがＴＡＴ（Tu
rn Around Time）が増加する問題があつた。このためこ
の製法を適用できる製品の用途は限定されていた。
ＳＬＳＩ作製プロセスの場合、バイポーラトランジスタ
及びＭＯＳＦＥＴのそれぞれが高性能化するに伴い、プ
ロセスステツプ数が増大し、水処理コストがＴＡＴ（Tu
rn Around Time）が増加する問題があつた。このためこ
の製法を適用できる製品の用途は限定されていた。
【０００５】図４に従来のＢｉＣＭＯＳＬＳＩ製造プロ
セスを示す。図はダブルポリシリコン構造のバイポーラ
トランジスタとＰチヤネルＭＯＳトランジスタ部のシリ
コン基板の上部断面図である。以下でプロセスフローに
ついて説明する。
セスを示す。図はダブルポリシリコン構造のバイポーラ
トランジスタとＰチヤネルＭＯＳトランジスタ部のシリ
コン基板の上部断面図である。以下でプロセスフローに
ついて説明する。
【０００６】（１−１）工程 まずバイポーラトランジスタ部にＮ+ 埋め込み層１及び
拡散層２を形成する。このＮ+ 埋め込み層１及び拡散層
２は製造後、ＮＰＮトランジスタのコレクタ取り出しと
して機能する。次に素子分離のためのＬＯＣＯＳ酸化膜
３及びＰ+ 拡散層４を形成し、後にゲート酸化膜５を形
成する。このときＬＯＣＯＳ酸化膜３の膜厚を 400〜 2
00〔nm〕に形成し、ゲート酸化膜５の膜厚を10〜20〔n
m〕に形成する。
拡散層２を形成する。このＮ+ 埋め込み層１及び拡散層
２は製造後、ＮＰＮトランジスタのコレクタ取り出しと
して機能する。次に素子分離のためのＬＯＣＯＳ酸化膜
３及びＰ+ 拡散層４を形成し、後にゲート酸化膜５を形
成する。このときＬＯＣＯＳ酸化膜３の膜厚を 400〜 2
00〔nm〕に形成し、ゲート酸化膜５の膜厚を10〜20〔n
m〕に形成する。
【０００７】その後、化学気相成長（以下、ＣＶＤとい
う）により全面に 100〜 200〔nm〕程度の膜厚のポリシ
リコン膜７を形成し、続いてバイポーラトランジスタ部
のベース、エミツタ形成部分のポリシリコン／ゲート酸
化膜積層膜を既存のドライエツチ技術で開口する。本ポ
リシリコン膜７はゲート酸化膜５の保護膜として機能す
る。すなわちゲート酸化膜５を開口する際のレジスト剥
離工程において、ゲート酸化膜が汚染されることによる
耐圧不良等の発生を防止できる。
う）により全面に 100〜 200〔nm〕程度の膜厚のポリシ
リコン膜７を形成し、続いてバイポーラトランジスタ部
のベース、エミツタ形成部分のポリシリコン／ゲート酸
化膜積層膜を既存のドライエツチ技術で開口する。本ポ
リシリコン膜７はゲート酸化膜５の保護膜として機能す
る。すなわちゲート酸化膜５を開口する際のレジスト剥
離工程において、ゲート酸化膜が汚染されることによる
耐圧不良等の発生を防止できる。
【０００８】さらに（１−２）工程で第２のポリシリコ
ン膜７を形成する前のフツ酸（ＨＦ）によるライトエツ
チング時のゲート酸化膜エツチングを防止することもで
きる。なおライトエツチングはポリシリコン−シリコン
基板界面の自然酸化膜を除去し、基板との接触抵抗を減
少させる役割を有する。これは当該ポリシリコンを基板
との接触取り出し電極として用いるために必要になる。
ポリシリコンにてゲート酸化膜を保護する工程はゲート
酸化膜が20〔nm〕以下程度と薄膜化するに伴い必要にな
る。
ン膜７を形成する前のフツ酸（ＨＦ）によるライトエツ
チング時のゲート酸化膜エツチングを防止することもで
きる。なおライトエツチングはポリシリコン−シリコン
基板界面の自然酸化膜を除去し、基板との接触抵抗を減
少させる役割を有する。これは当該ポリシリコンを基板
との接触取り出し電極として用いるために必要になる。
ポリシリコンにてゲート酸化膜を保護する工程はゲート
酸化膜が20〔nm〕以下程度と薄膜化するに伴い必要にな
る。
【０００９】（１−２）工程 次にＣＶＤにより 100〜 200〔nm〕の膜厚の第２のポリ
シリコン膜７を形成する。このとき先のポリシリコンＣ
ＶＤと合わせてポリシリコン膜厚の合計は 300〜 400
〔nm〕となつている。続いてＭＯＳのゲート電極部にＮ
+ イオンを注入し、さらにバイポーラトランジスタ部の
ベース電極形成部分にＰ+ イオンを注入する。この後、
ＭＯＳのゲート電極及びバイポーラトランジスタ部のベ
ース電極を残し、既存のドライエツチング技術にて第１
及び第２のポリシリコン膜を加工する。因にＭＯＳのゲ
ート電極部にＮ+ イオンを注入するのは、通常、同一基
板に形成するＮチヤネルＭＯＳを表面チヤネル構造とし
てその特性を向上させるためである。
シリコン膜７を形成する。このとき先のポリシリコンＣ
ＶＤと合わせてポリシリコン膜厚の合計は 300〜 400
〔nm〕となつている。続いてＭＯＳのゲート電極部にＮ
+ イオンを注入し、さらにバイポーラトランジスタ部の
ベース電極形成部分にＰ+ イオンを注入する。この後、
ＭＯＳのゲート電極及びバイポーラトランジスタ部のベ
ース電極を残し、既存のドライエツチング技術にて第１
及び第２のポリシリコン膜を加工する。因にＭＯＳのゲ
ート電極部にＮ+ イオンを注入するのは、通常、同一基
板に形成するＮチヤネルＭＯＳを表面チヤネル構造とし
てその特性を向上させるためである。
【００１０】次にＭＯＳ部にＰ- イオンを注入し、ＬＤ
Ｄ（Lightly Doped Drain ）拡散層８を形成する。ＬＤ
Ｄ拡散層８の形成はゲート長がサブμｍ〜サブハーフμ
ｍと微細化するに伴い、ホツトキヤリア耐性向上の目的
で必要になる。その後、ＣＶＤにより 200〜 400〔nm〕
の膜厚でなるＳｉＯ2 を形成し、既存のドライエツチ技
術にて異方性エツチすることによりＬＤＤ用ＳｉＯ2 ス
ペーサ９を形成する。
Ｄ（Lightly Doped Drain ）拡散層８を形成する。ＬＤ
Ｄ拡散層８の形成はゲート長がサブμｍ〜サブハーフμ
ｍと微細化するに伴い、ホツトキヤリア耐性向上の目的
で必要になる。その後、ＣＶＤにより 200〜 400〔nm〕
の膜厚でなるＳｉＯ2 を形成し、既存のドライエツチ技
術にて異方性エツチすることによりＬＤＤ用ＳｉＯ2 ス
ペーサ９を形成する。
【００１１】この時、バイポーラトランジスタのベース
及びエミツタ形成領域はポリシリコンで被覆されている
ので、異方性エツチングによつてＬＤＤ用ＳｉＯ2 スペ
ーサ９を形成する際、保護することが可能となりオーバ
ーエツチにさらされることがない。従つて反応性イオン
エツチング（ＲＩＥ）ダメージに起因する素子の劣化、
歩留まりの低下等の問題は発生しない。次にＭＯＳ部に
Ｐ+ イオンを注入し、ソース及びドレイン拡散層を１０
形成する。
及びエミツタ形成領域はポリシリコンで被覆されている
ので、異方性エツチングによつてＬＤＤ用ＳｉＯ2 スペ
ーサ９を形成する際、保護することが可能となりオーバ
ーエツチにさらされることがない。従つて反応性イオン
エツチング（ＲＩＥ）ダメージに起因する素子の劣化、
歩留まりの低下等の問題は発生しない。次にＭＯＳ部に
Ｐ+ イオンを注入し、ソース及びドレイン拡散層を１０
形成する。
【００１２】（１−３）工程 ＣＶＤにより 300〜 400〔nm〕の膜厚のＳｉＯ2 を形成
した後、バイポーラトランジスタにおけるベース及びエ
ミツタ形成領域のＳｉＯ2 ／ポリシリコン積層膜を既存
のドライエツチ技術でエツチング除去する。その後、Ｃ
ＶＤにより 400〜 600〔nm〕の膜厚のＳｉＯ2 を形成
し、既存のドライエツチ技術にて異方性エツチングする
ことによりエミツタ、ベース電極分離用ＳｉＯ2 スペー
サ１１を形成する。
した後、バイポーラトランジスタにおけるベース及びエ
ミツタ形成領域のＳｉＯ2 ／ポリシリコン積層膜を既存
のドライエツチ技術でエツチング除去する。その後、Ｃ
ＶＤにより 400〜 600〔nm〕の膜厚のＳｉＯ2 を形成
し、既存のドライエツチ技術にて異方性エツチングする
ことによりエミツタ、ベース電極分離用ＳｉＯ2 スペー
サ１１を形成する。
【００１３】次にＣＶＤによりエミツタ形成用ポリシリ
コン１２を形成、既存のドライエツチ技術にて加工す
る。そしてこのポリシリコン１２にイオン注入し拡散す
ることによりベース及びエミツタを形成する。この時の
熱処理により、同時にベース取り出し電極７からＰ+ が
拡散されグラフトベースを形成すると共に、ＭＯＳ部ソ
ース、ドレイン拡散層を活性化させる。
コン１２を形成、既存のドライエツチ技術にて加工す
る。そしてこのポリシリコン１２にイオン注入し拡散す
ることによりベース及びエミツタを形成する。この時の
熱処理により、同時にベース取り出し電極７からＰ+ が
拡散されグラフトベースを形成すると共に、ＭＯＳ部ソ
ース、ドレイン拡散層を活性化させる。
【００１４】（１−４）工程 ＣＶＤにより 300〜 400〔nm〕の膜厚のＳｉＯ2 膜を形
成した後、既存の配線技術を用いて各電極を形成する
（図示せず）。
成した後、既存の配線技術を用いて各電極を形成する
（図示せず）。
【００１５】
【発明が解決しようとする課題】これら一連の処理手順
から明らかなように、ＭＯＳＦＥＴの形成及びこの微細
化に伴う高性能化に従い、付加される工程が増加する問
題がある。具体的にはゲート酸化膜の保護膜としてポリ
シリコンをＣＶＤする必要性があり、またＭＯＳのゲー
ト電極部へのＮ+ イオンを注入する必要性がある。また
ＬＤＤ拡散層を形成する必要性があり、ソース／ドレイ
ン拡散層を形成する必要性があつた。このため工程数が
増加し、水処理コスト及びＴＡＴ（Turn Around Time）
が増加するおそれを避け得なかつた。
から明らかなように、ＭＯＳＦＥＴの形成及びこの微細
化に伴う高性能化に従い、付加される工程が増加する問
題がある。具体的にはゲート酸化膜の保護膜としてポリ
シリコンをＣＶＤする必要性があり、またＭＯＳのゲー
ト電極部へのＮ+ イオンを注入する必要性がある。また
ＬＤＤ拡散層を形成する必要性があり、ソース／ドレイ
ン拡散層を形成する必要性があつた。このため工程数が
増加し、水処理コスト及びＴＡＴ（Turn Around Time）
が増加するおそれを避け得なかつた。
【００１６】本発明は以上の点を考慮してなされたもの
で高性能なバイポーラトランジスタを基本に必要最低限
の工程追加でＭＯＳＦＥＴを付加することができる半導
体装置製造方法を提案しようとするものである。
で高性能なバイポーラトランジスタを基本に必要最低限
の工程追加でＭＯＳＦＥＴを付加することができる半導
体装置製造方法を提案しようとするものである。
【００１７】
【課題を解決するための手段】かかる課題を解決するた
め本発明の半導体装置製造方法においては、半導体基板
上に形成された第１の絶縁膜（２６）に第１の開口部
（２７）を形成する工程と、第１の開口部（２７）に露
出した半導体基板上の少なくとも一部に第２の絶縁膜
（２８）を形成する工程と、第１の絶縁膜（２６）に第
２の開口部を形成する工程と、第２の絶縁膜（２８）上
及び第２の開口部上の一部に第１の電気伝導膜（２９）
を形成する工程と、第１の絶縁膜（２６）及び第１の電
気伝導膜（２６）をマスクとして、第２の絶縁膜（２
８）下の半導体基板及び第１の電気伝導膜（２９）中の
少なくとも一部領域に不純物を導入する工程とを設け
る。
め本発明の半導体装置製造方法においては、半導体基板
上に形成された第１の絶縁膜（２６）に第１の開口部
（２７）を形成する工程と、第１の開口部（２７）に露
出した半導体基板上の少なくとも一部に第２の絶縁膜
（２８）を形成する工程と、第１の絶縁膜（２６）に第
２の開口部を形成する工程と、第２の絶縁膜（２８）上
及び第２の開口部上の一部に第１の電気伝導膜（２９）
を形成する工程と、第１の絶縁膜（２６）及び第１の電
気伝導膜（２６）をマスクとして、第２の絶縁膜（２
８）下の半導体基板及び第１の電気伝導膜（２９）中の
少なくとも一部領域に不純物を導入する工程とを設け
る。
【００１８】また本発明の半導体装置製造方法において
は、半導体基板上に形成された第１の絶縁膜（２６）に
第１の開口部（２７）を形成する工程と、第１の開口部
（２７）に露出した半導体基板上の少なくとも一部に第
２の絶縁膜（２８）を形成する工程と、第１の絶縁膜
（２６）に第２の開口部を形成する工程と、第２の絶縁
膜（２８）上及び第２の開口部上の一部に第１の電気伝
導膜（２９）を形成する工程と、第１の絶縁膜（２６）
及び第１の電気伝導膜（２９）をマスクとして、第２の
絶縁膜（２８）下の半導体基板及び第１の電気伝導膜
（２９）中の少なくとも一部領域に第１の伝導型の不純
物を導入する工程と、第１の電気伝導膜（２９）からの
不純物拡散により、半導体基板中に第１の伝導型の不純
物拡散層を形成する工程とを設ける。
は、半導体基板上に形成された第１の絶縁膜（２６）に
第１の開口部（２７）を形成する工程と、第１の開口部
（２７）に露出した半導体基板上の少なくとも一部に第
２の絶縁膜（２８）を形成する工程と、第１の絶縁膜
（２６）に第２の開口部を形成する工程と、第２の絶縁
膜（２８）上及び第２の開口部上の一部に第１の電気伝
導膜（２９）を形成する工程と、第１の絶縁膜（２６）
及び第１の電気伝導膜（２９）をマスクとして、第２の
絶縁膜（２８）下の半導体基板及び第１の電気伝導膜
（２９）中の少なくとも一部領域に第１の伝導型の不純
物を導入する工程と、第１の電気伝導膜（２９）からの
不純物拡散により、半導体基板中に第１の伝導型の不純
物拡散層を形成する工程とを設ける。
【００１９】さらに本発明の半導体装置製造方法におい
ては、半導体基板上に形成された第１の絶縁膜（２６）
に第１の開口部（２７）を形成する工程と、第１の開口
部（２７）に露出した半導体基板上の少なくとも一部に
第２の絶縁膜（２８）を形成する工程と、第１の絶縁膜
（２６）に第２の開口部を形成する工程と、第２の絶縁
膜（２８）上及び第２の開口部上の一部に第１の電気伝
導膜（２９）を形成する工程と、第１の絶縁膜（２６）
及び第１の電気伝導膜（２９）をマスクとして、第２の
絶縁膜（２８）下の半導体基板及び第１の電気伝導膜
（２９）中の少なくとも一部領域に第１の伝導型の不純
物を導入する工程と、第１の電気伝導膜（２９）からの
不純物拡散により、半導体基板中に第１の伝導型の不純
物拡散層を形成する工程と、第２の開口部に露出した半
導体基板上の第１の電気伝導膜（２９）の一部に第３の
開口部を形成する工程と、第３の開口部内に第２の伝導
型の不純物を導入する工程とを設ける。
ては、半導体基板上に形成された第１の絶縁膜（２６）
に第１の開口部（２７）を形成する工程と、第１の開口
部（２７）に露出した半導体基板上の少なくとも一部に
第２の絶縁膜（２８）を形成する工程と、第１の絶縁膜
（２６）に第２の開口部を形成する工程と、第２の絶縁
膜（２８）上及び第２の開口部上の一部に第１の電気伝
導膜（２９）を形成する工程と、第１の絶縁膜（２６）
及び第１の電気伝導膜（２９）をマスクとして、第２の
絶縁膜（２８）下の半導体基板及び第１の電気伝導膜
（２９）中の少なくとも一部領域に第１の伝導型の不純
物を導入する工程と、第１の電気伝導膜（２９）からの
不純物拡散により、半導体基板中に第１の伝導型の不純
物拡散層を形成する工程と、第２の開口部に露出した半
導体基板上の第１の電気伝導膜（２９）の一部に第３の
開口部を形成する工程と、第３の開口部内に第２の伝導
型の不純物を導入する工程とを設ける。
【００２０】
【作用】本発明記載の請求項１においては、半導体基板
上に形成された第１の絶縁膜（２６）及び第１の電気伝
導膜（２９）をマスクとして第２の絶縁膜（２８）下の
半導体基板及び第１の電気伝導膜（２９）中に不純物を
導入する。これによりＭＯＳＦＥＴのゲート電極、ソー
ス、ドレイン及びバイポーラトランジスタのベース電
極、ラテラルバイポーラトランジスタのエミツタ、コレ
クタコンタクト及び容量体の取り出し電極、及び抵抗体
への不純物導入を同時に行うことが可能になる。
上に形成された第１の絶縁膜（２６）及び第１の電気伝
導膜（２９）をマスクとして第２の絶縁膜（２８）下の
半導体基板及び第１の電気伝導膜（２９）中に不純物を
導入する。これによりＭＯＳＦＥＴのゲート電極、ソー
ス、ドレイン及びバイポーラトランジスタのベース電
極、ラテラルバイポーラトランジスタのエミツタ、コレ
クタコンタクト及び容量体の取り出し電極、及び抵抗体
への不純物導入を同時に行うことが可能になる。
【００２１】この時、第１の絶縁膜（２６）及び第１の
電気伝導膜（２９）をマスクとして使用しているためラ
テラルバイポーラトランジスタの半導体基板表面領域、
容量体の誘電膜中に不純物が導入されることがなく、こ
れらの特性への悪影響を防止できる。さらに第２の絶縁
膜（２８）をＭＯＳＦＥＴのゲート酸化膜及び又は容量
体の誘電膜として利用して工程数の削減することもでき
る。
電気伝導膜（２９）をマスクとして使用しているためラ
テラルバイポーラトランジスタの半導体基板表面領域、
容量体の誘電膜中に不純物が導入されることがなく、こ
れらの特性への悪影響を防止できる。さらに第２の絶縁
膜（２８）をＭＯＳＦＥＴのゲート酸化膜及び又は容量
体の誘電膜として利用して工程数の削減することもでき
る。
【００２２】また請求項２においては、バイポーラトラ
ンジスタのベース電極を不純物拡散源として半導体基板
中にベースコンタクト（グラフトベース）領域を形成で
き、またラテラルバイポーラトランジスタのエミツタ、
コレクタ電極形式を不純物拡散源として半導体基板中に
エミツタ領域及びコレクタ領域を形成することが可能に
なる。また請求項３においては、バイポーラトランジス
タのベース電極に対して自己整合的にエミツタを形成す
ることができる。
ンジスタのベース電極を不純物拡散源として半導体基板
中にベースコンタクト（グラフトベース）領域を形成で
き、またラテラルバイポーラトランジスタのエミツタ、
コレクタ電極形式を不純物拡散源として半導体基板中に
エミツタ領域及びコレクタ領域を形成することが可能に
なる。また請求項３においては、バイポーラトランジス
タのベース電極に対して自己整合的にエミツタを形成す
ることができる。
【００２３】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００２４】（１）概要 次項以降において説明する半導体装置の製造方法は、酸
化膜及びポリシリコン電極をマスクとして不純物を一括
導入することを原理とする。これによりＭＯＳＦＥＴの
ゲート電極やソース及びドレイン電極、またバイポーラ
トランジスタのベース電極、ラテラルバイポーラトラン
ジスタのエミツタ及びコレクタ電極、容量体取り出し電
極、抵抗体等を少ない工数（すなわち低コスト）で製造
するものである。具体的な製造例を次に示す。
化膜及びポリシリコン電極をマスクとして不純物を一括
導入することを原理とする。これによりＭＯＳＦＥＴの
ゲート電極やソース及びドレイン電極、またバイポーラ
トランジスタのベース電極、ラテラルバイポーラトラン
ジスタのエミツタ及びコレクタ電極、容量体取り出し電
極、抵抗体等を少ない工数（すなわち低コスト）で製造
するものである。具体的な製造例を次に示す。
【００２５】（２）第１の実施例 この実施例においては、ＰチヤネルＭＯＳトランジス
タ、ダブルポリシリコンＮＰＮバイポーラトランジス
タ、容量体およびラテラルＰＮＰバイポーラトランジス
タを同一基板上に形成するときの例を説明する。
タ、ダブルポリシリコンＮＰＮバイポーラトランジス
タ、容量体およびラテラルＰＮＰバイポーラトランジス
タを同一基板上に形成するときの例を説明する。
【００２６】ここで図１はＰチヤネルＭＯＳトランジス
タとダブルポリシリコン構造のＮＰＮバイポーラトラン
ジスタとが形成される領域部分におけるシリコン基板の
上部断面図である。また図２は容量体と横型（ラテラ
ル）ＰＮＰバイポーラトランジスタとが形成される領域
部分におけるシリコン基板の上部断面図である。以下、
プロセスフローについて説明する。因に図１の各工程
（２−１）〜（２−４）と図２の各工程（３−１）〜
（３−４）とはそれぞれ同一時点における各素子の断面
図に対応している。
タとダブルポリシリコン構造のＮＰＮバイポーラトラン
ジスタとが形成される領域部分におけるシリコン基板の
上部断面図である。また図２は容量体と横型（ラテラ
ル）ＰＮＰバイポーラトランジスタとが形成される領域
部分におけるシリコン基板の上部断面図である。以下、
プロセスフローについて説明する。因に図１の各工程
（２−１）〜（２−４）と図２の各工程（３−１）〜
（３−４）とはそれぞれ同一時点における各素子の断面
図に対応している。
【００２７】（２−１）及び（３−１）工程 まずＰＳｕｂ基板上にＮ+ 埋め込み層２１、拡散層２２
及びＮ型エピタキシヤル層２３を形成する。これらはＰ
ＭＯＳのウエル領域、ＮＰＮトランジスタのコレクタ取
り出し、容量体の下部電極、ラテラルＰＮＰトランジス
タのベース取り出しとして機能する。
及びＮ型エピタキシヤル層２３を形成する。これらはＰ
ＭＯＳのウエル領域、ＮＰＮトランジスタのコレクタ取
り出し、容量体の下部電極、ラテラルＰＮＰトランジス
タのベース取り出しとして機能する。
【００２８】次に素子分離のためのＬＯＣＯＳ酸化膜２
４及びＰ+ 拡散層２５を形成した後に第１の酸化膜２６
を形成する。ここでＬＯＣＯＳ酸化膜２４は 500〜1000
〔nm〕の膜厚に形成し、第１の酸化膜２６は 100〜 200
〔nm〕の膜厚に形成する。第一の酸化膜としてはＣＶＤ
を用いても良い。次にＭＯＳＦＥＴ及び容量体を形成す
る領域部分の酸化膜２６を除去し、第１の開口部２７を
形成する。
４及びＰ+ 拡散層２５を形成した後に第１の酸化膜２６
を形成する。ここでＬＯＣＯＳ酸化膜２４は 500〜1000
〔nm〕の膜厚に形成し、第１の酸化膜２６は 100〜 200
〔nm〕の膜厚に形成する。第一の酸化膜としてはＣＶＤ
を用いても良い。次にＭＯＳＦＥＴ及び容量体を形成す
る領域部分の酸化膜２６を除去し、第１の開口部２７を
形成する。
【００２９】（２−２）及び（３−２）工程 この第１の開口部２７に第２の酸化膜２８を形成する。
本酸化膜２８はＭＯＳゲート酸化膜、容量体誘電膜とし
て機能する。通常の用途におけるＢｉＭＯＳＬＳＩにお
いては、ＭＯＳＦＥＴの性能を過度に要求しないため第
２の酸化膜２８は20〜50〔nm〕程度の膜厚で良い。従つ
て次にポリシリコン膜を形成する際にもライトエツチン
グによる影響を考慮しなくて良い。
本酸化膜２８はＭＯＳゲート酸化膜、容量体誘電膜とし
て機能する。通常の用途におけるＢｉＭＯＳＬＳＩにお
いては、ＭＯＳＦＥＴの性能を過度に要求しないため第
２の酸化膜２８は20〜50〔nm〕程度の膜厚で良い。従つ
て次にポリシリコン膜を形成する際にもライトエツチン
グによる影響を考慮しなくて良い。
【００３０】（２−３）及び（３−３）工程 続いてＮＰＮトランジスタのエミツタ形成領域及びベー
ス形成領域およびラテラルＰＮＰトランジスタのエミツ
タ・コレクタ形成領域部分にある第１の絶縁膜２６を除
去し、開口を形成する。その後、ＣＶＤにより全面に第
１の電気伝導膜２９として 100〜 200〔nm〕程度の膜厚
のポリシリコン膜を形成する。引き続きＭＯＳのゲート
電極、ＮＰＮトランジスタのベース電極、容量体の上部
電極、ラテラルＰＮＰトランジスタのエミツタ電極及び
コレクタ電極が残るように既存のドライエツチング技術
を用いて本ポリシリコン膜を加工する。
ス形成領域およびラテラルＰＮＰトランジスタのエミツ
タ・コレクタ形成領域部分にある第１の絶縁膜２６を除
去し、開口を形成する。その後、ＣＶＤにより全面に第
１の電気伝導膜２９として 100〜 200〔nm〕程度の膜厚
のポリシリコン膜を形成する。引き続きＭＯＳのゲート
電極、ＮＰＮトランジスタのベース電極、容量体の上部
電極、ラテラルＰＮＰトランジスタのエミツタ電極及び
コレクタ電極が残るように既存のドライエツチング技術
を用いて本ポリシリコン膜を加工する。
【００３１】次にＰ+ イオンを注入し、ＭＯＳＦＥＴの
ゲート電極、ソース３０、ドレイン３１及びバイポーラ
トランジスタのベース電極３２に不純物を同時に導入す
る。このイオン注入の際、Ｐ+ イオンは第１の絶縁膜２
６及び第１の電気伝導膜２９をマスクとして注入される
ためラテラルＰＮＰトランジスタの半導体基板表面領域
及び容量体の誘電膜中に不純物が導入されることはな
い。従つてＰＮＰトランジスタのＱb 変動によるｈFE変
動や容量体の誘電膜中へのダメージ導入によるリーク電
流の増大等これらの特性への悪影響が防止される。
ゲート電極、ソース３０、ドレイン３１及びバイポーラ
トランジスタのベース電極３２に不純物を同時に導入す
る。このイオン注入の際、Ｐ+ イオンは第１の絶縁膜２
６及び第１の電気伝導膜２９をマスクとして注入される
ためラテラルＰＮＰトランジスタの半導体基板表面領域
及び容量体の誘電膜中に不純物が導入されることはな
い。従つてＰＮＰトランジスタのＱb 変動によるｈFE変
動や容量体の誘電膜中へのダメージ導入によるリーク電
流の増大等これらの特性への悪影響が防止される。
【００３２】またこのときのイオン注入条件としては、
例えばＢＦ2+イオンを30〜50〔ＫｅＶ〕程度のエネルギ
ーで１〜５×１０15〔cm-2〕程度注入すれば良い。また
ＭＯＳＦＥＴのゲート長としてサブ〔μｍ〕／サブハー
フ〔μｍ〕まで微細化しなければＬＤＤ拡散層の形成は
必要ない。なおＰ+ ポリシリコン体の一部を抵抗体とし
て使用することもできる。
例えばＢＦ2+イオンを30〜50〔ＫｅＶ〕程度のエネルギ
ーで１〜５×１０15〔cm-2〕程度注入すれば良い。また
ＭＯＳＦＥＴのゲート長としてサブ〔μｍ〕／サブハー
フ〔μｍ〕まで微細化しなければＬＤＤ拡散層の形成は
必要ない。なおＰ+ ポリシリコン体の一部を抵抗体とし
て使用することもできる。
【００３３】（２−４）及び（３−４）工程 ＣＶＤにより 300〜 400〔nm〕の膜厚のＳｉＯ2 膜３３
を形成した後、ＮＰＮトランジスタのベース部分と、エ
ミツタ形成領域のＳｉＯ2 膜３３及びポリシリコン膜２
９の積層膜とを既存のドライエツチング技術によりエツ
チング除去する。その後、ＣＶＤにより 400〜 600〔n
m〕の膜厚のＳｉＯ2 膜を形成し、既存のドライエツチ
ング技術にて異方性エツチングすることによりエミツタ
とベース電極とを分離するＳｉＯ2 スペーサ３４を形成
する。
を形成した後、ＮＰＮトランジスタのベース部分と、エ
ミツタ形成領域のＳｉＯ2 膜３３及びポリシリコン膜２
９の積層膜とを既存のドライエツチング技術によりエツ
チング除去する。その後、ＣＶＤにより 400〜 600〔n
m〕の膜厚のＳｉＯ2 膜を形成し、既存のドライエツチ
ング技術にて異方性エツチングすることによりエミツタ
とベース電極とを分離するＳｉＯ2 スペーサ３４を形成
する。
【００３４】次に、ＣＶＤによりエミツタ形成用ポリシ
リコン膜３５を形成し、既存のドライエツチング技術に
て電極の形状に加工する。このように加工されたポリシ
リコン膜３５にイオンを注入し熱拡散することによりベ
ース及びエミツタを形成する。
リコン膜３５を形成し、既存のドライエツチング技術に
て電極の形状に加工する。このように加工されたポリシ
リコン膜３５にイオンを注入し熱拡散することによりベ
ース及びエミツタを形成する。
【００３５】このときの熱処理によつて、ＮＰＮトラン
ジスタのベース取り出し電極からＰ+ が拡散され、ＮＰ
Ｎトランジスタのグラフベースが形成される。またこの
とき同時にＰＮＰトランジスタのエミツタ電極及びコレ
クタ電極からＰ+ が拡散され、ＰＮＰトランジスタのエ
ミツタ及びコレクタが形成される。さらに同時にＭＯＳ
部のソース、ドレイン拡散層が活性化される。これらの
処理の後、ＣＶＤによつて 300〜 400〔nm〕の膜厚のＳ
ｉＯ2 膜を形成した後、既存の配線技術を用いて各電極
を形成する（図示せず）。
ジスタのベース取り出し電極からＰ+ が拡散され、ＮＰ
Ｎトランジスタのグラフベースが形成される。またこの
とき同時にＰＮＰトランジスタのエミツタ電極及びコレ
クタ電極からＰ+ が拡散され、ＰＮＰトランジスタのエ
ミツタ及びコレクタが形成される。さらに同時にＭＯＳ
部のソース、ドレイン拡散層が活性化される。これらの
処理の後、ＣＶＤによつて 300〜 400〔nm〕の膜厚のＳ
ｉＯ2 膜を形成した後、既存の配線技術を用いて各電極
を形成する（図示せず）。
【００３６】以上一連の工程によつて、ＰチヤネルＭＯ
ＳトランジスタやダブルポリシリコンＮＰＮトランジス
タ、さらにはラテラルＰＮＰトランジスタや容量体等を
同一基板上に含む半導体装置を製造することができる。
因にこれらの製造手順を用いれば、次のような点を改善
できた。
ＳトランジスタやダブルポリシリコンＮＰＮトランジス
タ、さらにはラテラルＰＮＰトランジスタや容量体等を
同一基板上に含む半導体装置を製造することができる。
因にこれらの製造手順を用いれば、次のような点を改善
できた。
【００３７】すなわちＭＯＳＦＥＴのゲート電極、ソー
ス、ドレインへの不純物の導入、バイポーラトランジス
タのベース電極への不純物の導入、ラテラルバイポーラ
トランジスタのエミツタ電極及びコレクタ電極への不純
物の導入、容量体の取り出し電極への不純物の導入、抵
抗体への不純物の導入等を同時に行うことが可能にな
る。しかもこの時、ラテラルバイポーラトランジスタの
半導体基板表面領域や容量体の誘電膜中に不純物が導入
されることがなく、これらへの悪影響を防止できる。
ス、ドレインへの不純物の導入、バイポーラトランジス
タのベース電極への不純物の導入、ラテラルバイポーラ
トランジスタのエミツタ電極及びコレクタ電極への不純
物の導入、容量体の取り出し電極への不純物の導入、抵
抗体への不純物の導入等を同時に行うことが可能にな
る。しかもこの時、ラテラルバイポーラトランジスタの
半導体基板表面領域や容量体の誘電膜中に不純物が導入
されることがなく、これらへの悪影響を防止できる。
【００３８】さらにＭＯＳＦＥＴのゲート酸化膜の生成
工程は容量体の誘電膜生成工程として利用し得ることに
より工程を削減できる。またバイポーラトランジスタの
ベース電極を不純物拡散源として半導体基板中にベース
コンタクト領域（グラフトベース領域）を形成できる。
同様にラテラルバイポーラトランジスタのエミツタ電極
及びコレクタ電極を不純物拡散源として半導体基板中に
エミツタ領域及びコレクタ領域を形成することもでき
る。
工程は容量体の誘電膜生成工程として利用し得ることに
より工程を削減できる。またバイポーラトランジスタの
ベース電極を不純物拡散源として半導体基板中にベース
コンタクト領域（グラフトベース領域）を形成できる。
同様にラテラルバイポーラトランジスタのエミツタ電極
及びコレクタ電極を不純物拡散源として半導体基板中に
エミツタ領域及びコレクタ領域を形成することもでき
る。
【００３９】またバイポーラトランジスタのベース電極
に対して自己整合的にエミツタを形成することもでき
る。これらより高性能なバイポーラトランジスタを基本
に必要最低限の工程を追加するだけでＭＯＳＦＥＴを付
加することができる製造方法を実現できる。
に対して自己整合的にエミツタを形成することもでき
る。これらより高性能なバイポーラトランジスタを基本
に必要最低限の工程を追加するだけでＭＯＳＦＥＴを付
加することができる製造方法を実現できる。
【００４０】（３）第２の実施例 図３にＰチヤネルＭＯＳトランジスタとダブルポリシリ
コン構造のＮＰＮバイポーラトランジスタとが形成され
る領域部分におけるシリコン基板の上部断面を示す。以
下にプロセスフローを示す。
コン構造のＮＰＮバイポーラトランジスタとが形成され
る領域部分におけるシリコン基板の上部断面を示す。以
下にプロセスフローを示す。
【００４１】（４−１）工程 因にこの（４−１）の工程は前項における（２−１）、
（３−１）の工程及び（２−２）、（３−２）の工程と
対応している。ＰSub 基板上にＮ+ 埋め込み層２１、拡
散層２２及びＮエピタキシヤル層２３を形成する。これ
らはＰＭＯＳのウエル、ＮＰＮトランジスタのコレクタ
取り出し、容量体の下部電極、ラテラルＰＮＰトランジ
スタのベース取り出しとして機能する。
（３−１）の工程及び（２−２）、（３−２）の工程と
対応している。ＰSub 基板上にＮ+ 埋め込み層２１、拡
散層２２及びＮエピタキシヤル層２３を形成する。これ
らはＰＭＯＳのウエル、ＮＰＮトランジスタのコレクタ
取り出し、容量体の下部電極、ラテラルＰＮＰトランジ
スタのベース取り出しとして機能する。
【００４２】次に素子分離のためのＬＯＣＯＳ酸化膜２
４及びＰ+ 拡散層２５を形成した後に第１の酸化膜２６
を形成する。ＬＯＣＯＳ酸化膜２４は 500〜1000〔nm〕
の膜厚に形成し、第１の酸化膜２６は 100〜 200〔nm〕
の膜厚に形成する。このとき第１の酸化膜２６の形成に
はＣＶＤを用いても良い。
４及びＰ+ 拡散層２５を形成した後に第１の酸化膜２６
を形成する。ＬＯＣＯＳ酸化膜２４は 500〜1000〔nm〕
の膜厚に形成し、第１の酸化膜２６は 100〜 200〔nm〕
の膜厚に形成する。このとき第１の酸化膜２６の形成に
はＣＶＤを用いても良い。
【００４３】次にＭＯＳＦＥＴ及び容量体形成領域にお
ける第１の酸化膜２６を除去し、第１の開口部２７を形
成する。その後、第１の開口部２７に第２の酸化膜２８
を形成する。本酸化膜２８はＭＯＳゲート酸化膜、容量
体誘電膜として機能する。通常の用途におけるＢｉＭＯ
ＳＬＳＩにおいては、ＭＯＳＦＥＴの性能を過度に要求
しないため第２の酸化膜２８は20〜50〔nm〕の膜厚で良
い。従つて、次にポリシリコン膜を形成する際にもライ
トエツチングによる影響等は考慮しなくて良い。
ける第１の酸化膜２６を除去し、第１の開口部２７を形
成する。その後、第１の開口部２７に第２の酸化膜２８
を形成する。本酸化膜２８はＭＯＳゲート酸化膜、容量
体誘電膜として機能する。通常の用途におけるＢｉＭＯ
ＳＬＳＩにおいては、ＭＯＳＦＥＴの性能を過度に要求
しないため第２の酸化膜２８は20〜50〔nm〕の膜厚で良
い。従つて、次にポリシリコン膜を形成する際にもライ
トエツチングによる影響等は考慮しなくて良い。
【００４４】（４−２）工程 この（４−２）工程及び次の（４−３）の工程は前項に
おける（２−３）、（３−３）の工程と対応している。
この工程ではＰＭＯＳトランジスタのソース、ドレイ
ン、コンタクト形成領域の第１の絶縁膜２６、ＮＰＮト
ランジスタのエミツタ、ベース形成領域の第１の絶縁膜
２６、ラテラルＰＮＰトランジスタのエミツタ、コレク
タ形成領域の第１の絶縁膜２６を除去し、開口する。次
にＣＶＤによつて全面に第１の電気伝導膜２９として 1
00〜 200〔nm〕程度の膜厚にポリシリコンを堆積させ
る。
おける（２−３）、（３−３）の工程と対応している。
この工程ではＰＭＯＳトランジスタのソース、ドレイ
ン、コンタクト形成領域の第１の絶縁膜２６、ＮＰＮト
ランジスタのエミツタ、ベース形成領域の第１の絶縁膜
２６、ラテラルＰＮＰトランジスタのエミツタ、コレク
タ形成領域の第１の絶縁膜２６を除去し、開口する。次
にＣＶＤによつて全面に第１の電気伝導膜２９として 1
00〜 200〔nm〕程度の膜厚にポリシリコンを堆積させ
る。
【００４５】（４−３）工程 次にＭＯＳのゲート電極やＮＰＮトランジスタのベース
電極、また容量体の上部電極やラテラルＰＮＰトランジ
スタのエミツタ、コレクタ電極を残し、既存のドライエ
ツチング技術によつて本ポリシリコン膜を加工する。次
にＰ+ イオンを注入し、ＭＯＳＦＥＴのゲート電極、ソ
ース、ドレイン及びバイポーラトランジスタのベース電
極への不純物導入を同時に行う。
電極、また容量体の上部電極やラテラルＰＮＰトランジ
スタのエミツタ、コレクタ電極を残し、既存のドライエ
ツチング技術によつて本ポリシリコン膜を加工する。次
にＰ+ イオンを注入し、ＭＯＳＦＥＴのゲート電極、ソ
ース、ドレイン及びバイポーラトランジスタのベース電
極への不純物導入を同時に行う。
【００４６】この時、第１絶縁膜２６及び第１の電気伝
導膜２９をマスクとして使用しているためラテラルＰＮ
Ｐトランジスタの半導体基板表面領域、容量体の誘電膜
中に不純物が導入されることがない。従つてＰＮＰトラ
ンジスタのＱb 変動によるｈFEの変動や容量体の誘電膜
中へのダメージ導入によるリーク電流の増大等これらの
特性への悪影響が防止される。
導膜２９をマスクとして使用しているためラテラルＰＮ
Ｐトランジスタの半導体基板表面領域、容量体の誘電膜
中に不純物が導入されることがない。従つてＰＮＰトラ
ンジスタのＱb 変動によるｈFEの変動や容量体の誘電膜
中へのダメージ導入によるリーク電流の増大等これらの
特性への悪影響が防止される。
【００４７】このときのイオン注入条件としては、例え
ばＢＦ2 イオンを30〜50〔ｋｅＶ〕程度のエネルギーで
１〜５×１０15〔cm-2〕程度を注入すれば良い。またＭ
ＯＳＦＥＴのゲート長としてサブ〔μｍ〕／サブハーフ
〔μｍ〕まで微細化しなければ、ＬＤＤ拡散層の形成は
必要ない。なおＰ+ ポリシリコン体の一部を抵抗体とし
て使用可能である。
ばＢＦ2 イオンを30〜50〔ｋｅＶ〕程度のエネルギーで
１〜５×１０15〔cm-2〕程度を注入すれば良い。またＭ
ＯＳＦＥＴのゲート長としてサブ〔μｍ〕／サブハーフ
〔μｍ〕まで微細化しなければ、ＬＤＤ拡散層の形成は
必要ない。なおＰ+ ポリシリコン体の一部を抵抗体とし
て使用可能である。
【００４８】（４−４）工程 また（４−４）の工程は（２−４）、（３−４）の工程
と対応している。まずＣＶＤにより 300〜 400〔nm〕の
膜厚のＳｉＯ2 膜３３を形成した後、ＮＰＮトランジス
タのベース、エミツタ形成領域の酸化膜／ポリシリコン
積層膜を既存のドライエツチング技術で除去する。その
後、ＣＶＤにより 400〜 600〔nm〕の膜厚のＳｉＯ2 膜
を形成し、既存のドライエツチング技術にて異方性エツ
チングすることによりエミツタ、ベース電極分離用酸化
膜スペーサ３４を形成する。
と対応している。まずＣＶＤにより 300〜 400〔nm〕の
膜厚のＳｉＯ2 膜３３を形成した後、ＮＰＮトランジス
タのベース、エミツタ形成領域の酸化膜／ポリシリコン
積層膜を既存のドライエツチング技術で除去する。その
後、ＣＶＤにより 400〜 600〔nm〕の膜厚のＳｉＯ2 膜
を形成し、既存のドライエツチング技術にて異方性エツ
チングすることによりエミツタ、ベース電極分離用酸化
膜スペーサ３４を形成する。
【００４９】次にＣＶＤによつてエミツタ形成用ポリシ
リコン膜を形成し、これを既存のドライエツチング技術
にて加工する。続いてポリシリコン膜へのイオン注入及
び拡散によりベース及びエミツタを形成する。
リコン膜を形成し、これを既存のドライエツチング技術
にて加工する。続いてポリシリコン膜へのイオン注入及
び拡散によりベース及びエミツタを形成する。
【００５０】このときの熱処理により、同時にＮＰＮト
ランジスタのベース取り出し電極及びラテラルＰＮＰト
ランジスタのエミツタ、コレクタ電極からＰ+ を拡散
し、ＮＰＮトランジスタのグラフトベース、ＰＮＰトラ
ンジスタのエミツタ、コレクタを形成すると共に、ＭＯ
Ｓ部ソース、ドレイン拡散層を活性化させる。ＣＶＤに
より 300〜 400〔nm〕の膜厚のＳｉＯ2 膜を形成した
後、既存の配線技術を用いて各電極を形成する（図示せ
ず）。
ランジスタのベース取り出し電極及びラテラルＰＮＰト
ランジスタのエミツタ、コレクタ電極からＰ+ を拡散
し、ＮＰＮトランジスタのグラフトベース、ＰＮＰトラ
ンジスタのエミツタ、コレクタを形成すると共に、ＭＯ
Ｓ部ソース、ドレイン拡散層を活性化させる。ＣＶＤに
より 300〜 400〔nm〕の膜厚のＳｉＯ2 膜を形成した
後、既存の配線技術を用いて各電極を形成する（図示せ
ず）。
【００５１】以上のプロセスを用いれば、第１の実施例
と同様の効果を得ることができる。またこれに加えてＭ
ＯＳＦＥＴのソース、ドレイン拡散層に対して取り出し
電極を自己整合で形成することができ、素子面積の縮
小、集積度の増大に寄与することができる。
と同様の効果を得ることができる。またこれに加えてＭ
ＯＳＦＥＴのソース、ドレイン拡散層に対して取り出し
電極を自己整合で形成することができ、素子面積の縮
小、集積度の増大に寄与することができる。
【００５２】（４）他の実施例 なお上述の実施例においては、ＰチヤネルＭＯＳトラン
ジスタ、ダブルポリシリコンＮＰＮバイポーラトランジ
スタ、容量体およびラテラルＰＮＰバイポーラトランジ
スタを同一基板上に形成する場合について述べたが、本
発明はこれに限らず、これらのうち幾つかを同一基板上
に形成する場合にも適用し得る。
ジスタ、ダブルポリシリコンＮＰＮバイポーラトランジ
スタ、容量体およびラテラルＰＮＰバイポーラトランジ
スタを同一基板上に形成する場合について述べたが、本
発明はこれに限らず、これらのうち幾つかを同一基板上
に形成する場合にも適用し得る。
【００５３】
【発明の効果】上述のように本発明によれば、ＭＯＳＦ
ＥＴのゲート電極、ソース、ドレイン及びバイポーラト
ランジスタのベース電極、ラテラルバイポーラトランジ
スタのエミツタ、コレクタ電極、容量体の取り出し電
極、抵抗体への不純物導入を同時に行うことが可能にな
る。さらにまたこのときラテラルバイポーラトランジス
タの半導体基板表面領域、容量体の誘電膜中に不純物が
導入されることがなく、これらへの悪影響を防止でき
る。
ＥＴのゲート電極、ソース、ドレイン及びバイポーラト
ランジスタのベース電極、ラテラルバイポーラトランジ
スタのエミツタ、コレクタ電極、容量体の取り出し電
極、抵抗体への不純物導入を同時に行うことが可能にな
る。さらにまたこのときラテラルバイポーラトランジス
タの半導体基板表面領域、容量体の誘電膜中に不純物が
導入されることがなく、これらへの悪影響を防止でき
る。
【図１】本発明による半導体装置製造方法の説明に供す
る略線的断面図である。
る略線的断面図である。
【図２】本発明による半導体装置製造方法の説明に供す
る略線的断面図である。
る略線的断面図である。
【図３】本発明による半導体装置製造方法の説明に供す
る略線的断面図である。
る略線的断面図である。
【図４】従来の半導体装置製造方法の説明に供する略線
的断面図である。
的断面図である。
２１……Ｎ+ 埋め込み層、２２……拡散層、２３……Ｎ
型エピタキシヤル層、２４……ＬＯＣＯＳ酸化膜、２５
……Ｐ+ 拡散層、２６……第１の酸化膜、２７……開口
部、２８……第２の酸化膜、２９……第１の電気伝導
膜、３４……酸化膜スペーサ、３５……ポリシリコン
膜。
型エピタキシヤル層、２４……ＬＯＣＯＳ酸化膜、２５
……Ｐ+ 拡散層、２６……第１の酸化膜、２７……開口
部、２８……第２の酸化膜、２９……第１の電気伝導
膜、３４……酸化膜スペーサ、３５……ポリシリコン
膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/331 29/73 Ｈ０１Ｌ 29/72
Claims (10)
- 【請求項１】半導体基板上に形成された第１の絶縁膜に
第１の開口部を形成する工程と、 上記第１の開口部に露出した上記半導体基板上の少なく
とも一部に第２の絶縁膜を形成する工程と、 上記第１の絶縁膜に第２の開口部を形成する工程と、 上記第２の絶縁膜上及び上記第２の開口部上の一部に第
１の電気伝導膜を形成する工程と、 上記第１の絶縁膜及び上記第１の電気伝導膜をマスクと
して、上記第２の絶縁膜下の半導体基板及び第１の電気
伝導膜中の少なくとも一部領域に不純物を導入する工程
とを具えることを特徴とする半導体装置製造方法。 - 【請求項２】半導体基板上に形成された第１の絶縁膜に
第１の開口部を形成する工程と、 上記第１の開口部に露出した上記半導体基板上の少なく
とも一部に第２の絶縁膜を形成する工程と、 上記第１の絶縁膜に第２の開口部を形成する工程と、 上記第２の絶縁膜上及び上記第２の開口部上の一部に第
１の電気伝導膜を形成する工程と、 上記第１の絶縁膜及び上記第１の電気伝導膜をマスクと
して、上記第２の絶縁膜下の半導体基板及び第１の電気
伝導膜中の少なくとも一部領域に第１の伝導型の不純物
を導入する工程と、 上記第１の電気伝導膜からの不純物拡散により、上記半
導体基板中に上記第１の伝導型の不純物拡散層を形成す
る工程とを具えることを特徴とする半導体装置製造方
法。 - 【請求項３】半導体基板上に形成された第１の絶縁膜に
第１の開口部を形成する工程と、 上記第１の開口部に露出した上記半導体基板上の少なく
とも一部に第２の絶縁膜を形成する工程と、 上記第１の絶縁膜に第２の開口部を形成する工程と、 上記第２の絶縁膜上及び上記第２の開口部上の一部に第
１の電気伝導膜を形成する工程と、 上記第１の絶縁膜及び上記第１の電気伝導膜をマスクと
して、上記第２の絶縁膜下の半導体基板及び第１の電気
伝導膜中の少なくとも一部領域に第１の伝導型の不純物
を導入する工程と、 上記第１の電気伝導膜からの不純物拡散により、上記半
導体基板中に上記第１の伝導型の不純物拡散層を形成す
る工程と上記第２の開口部に露出した半導体基板上の上
記第１の電気伝導膜の一部に第３の開口部を形成する工
程と、 上記第３の開口部内に第２の伝導型の不純物を導入する
工程とを具えることを特徴とする半導体装置製造方法。 - 【請求項４】上記第２の絶縁膜の膜厚が、上記第１の絶
縁膜の膜厚と同等かそれ以下であることを特徴とする請
求項１〜請求項３に記載の半導体装置製造方法。 - 【請求項５】ラテラルバイポーラトランジスタの表面に
上記第１の絶縁膜が形成されていることを特徴とする請
求項１〜請求項３に記載の半導体装置製造方法。 - 【請求項６】容量体の誘電膜表面に上記第１の電気伝導
膜が形成されていることを特徴とする請求項１〜請求項
３に記載の半導体装置製造方法。 - 【請求項７】上記第２の絶縁膜をＭＯＳＦＥＴのゲート
酸化膜及び又は容量体の誘電膜とすることを特徴とする
請求項１〜請求項３に記載の半導体装置製造方法。 - 【請求項８】上記第１の電気伝導膜を、ＭＯＳＦＥＴの
ソース、ドレイン及び又はバイポーラトランジスタのベ
ースコンタクト及び又はラテラルバイポーラトランジス
タのエミツタ、コレクタとすることを特徴とする請求項
１〜請求項３に記載の半導体装置製造方法。 - 【請求項９】上記第１の伝導型の不純物拡散層を、ＭＯ
ＳＦＥＴのソース、ドレイン及び又はバイポーラトラン
ジスタのベースコンタクト及び又はラテラルバイポーラ
トランジスタのエミツタ、コレクタとすることを特徴と
する請求項１〜請求項３に記載の半導体装置製造方法。 - 【請求項１０】上記第２の伝導型の不純物拡散層を、バ
イポーラトランジスタのエミツタとする ことを特徴と
する請求項３に記載の半導体装置製造方法。
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- 1995-12-18 US US08/574,363 patent/US5641692A/en not_active Expired - Fee Related
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