JPH06120432A

JPH06120432A - バイポーラトランジスタ及び半導体装置の製造方法

Info

Publication number: JPH06120432A
Application number: JP4285047A
Authority: JP
Inventors: Hiroyuki Miwa; 浩之三輪
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-09-30
Filing date: 1992-09-30
Publication date: 1994-04-28

Abstract

(57)【要約】【目的】エッチング時のダメージ、例えばＢｉＣＭＯ
Ｓ製造時のＬＤＤスペーサ形成時のエッチングが下地に
及ぼすダメージを防止した半導体装置とその製造方法を
提供する。【構成】半導体基板１上に形成された絶縁膜６と、
前記絶縁膜上に形成された伝導膜７Ａ，７Ｂとによりベ
ース領域90を被覆し、かつ伝導膜７Ｂが伝導基板１と接
続されたバイポーラトランジスタ。半導体基板１上に
絶縁膜６を形成し、第一の伝導膜７Ａを形成し、少なく
ともベース形成領域90を被覆させた状態で絶縁膜６及び
第一の伝導膜７Ａの積層構造を加工し、第二の伝導膜７
Ｂを形成し、第二の伝導膜７Ｂの少なくとも一端を半導
体基板上として絶縁膜及び第一，第二の伝導膜の積層構
造を加工する工程とを含む半導体装置の製造方法。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バイポーラトランジス
タ及びバイポーラトランジスタの製造に用いることがで
きる半導体装置の製造方法に関する。本発明は、例え
ば、ラテラルバイポーラトランジスタとして利用でき、
また、バイポーラトランジスタ部分とＭＯＳトランジス
タ部分とを備える半導体装置の製造方法として利用でき
る。

【０００２】

【従来の技術】近年、半導体装置の分野では、更なる大
規模化、高性能化が要求されるに至っている。バイポー
ラトランジスタもしくは、ＣＭＯＳの高集積、低消費電
力性と、バイポーラトランジスタ（以下、ＢＩＰと記す
場合もある）の高速性の長所を兼ね備えたＢｉＣＭＯＳ
ＬＳＩが注目されている。

【０００３】特に、高性能を要求される分野では、最先
端のＭＯＳ技術とＢＩＰ技術を一体化することが必要に
なり、好ましいＭＯＳ構造として、いわゆるＬＤＤ構造
が採用されることになる。この場合ＬＤＤ形成用のスペ
ーサを形成する際のＳｉＯ₂等のＲＩＥ時のＢＩＰ部へ
のダメージが問題となる。特にラテラルバイポーラトラ
ンジスタにおいては、基板表面部を活性領域として利用
しているため、この影響が顕著である。

【０００４】上記問題を、図３ないし図６に示した従来
例を用いて詳細に説明する。これらの図は、ラテラルバ
イポーラトランジスタ部とＰチャネルＭＯＳトランジス
タ部のシリコン基板の上部断面図により、各製造工程を
示す図である。従来技術においては次の（１）〜（４）
の工程をとる。

【０００５】（１）基板１において、バイポーラトラン
ジスタ部にＮ⁺埋め込み層２及び拡散層３を形成する。
この埋め込み層２及び拡散層３は、ＮＰＮトランジスタ
（図示せず）のコレクタ取り出し、及びＰＮＰトランジ
スタのベース取り出しとして機能する。次に素子分離の
ためのＬＯＣＯＳ酸化膜４及びＰ⁺拡散層５を形成した
後にゲート酸化膜６を形成する。ＬＯＣＯＳ酸化膜４と
しては４００〜５００ｎｍの、ゲート酸化膜６としては
１０〜２０ｎｍの膜厚のＳｉＯ₂膜を形成する。その
後、ラテラルバイポーラトランジスタ部のエミッタ・コ
レクタ電極形成部分のゲート酸化膜６を開口する（各開
口を符号61，62で示す）。これにより図３の構造とす
る。

【０００６】（２）ＣＶＤにより、２００〜４００ｎｍ
の膜厚のＰｏｌｙＳｉを形成し、ＭＯＳトランジスタ部
のゲート電極部にＮ⁺イオン注入を、ラテラルバイポー
ラトランジスタ部のエミッタ、コレクタ電極形成部分に
Ｐ⁺イオン注入を行った後、ＭＯＳトランジスタ部のゲ
ート電極、ラテラルバイポーラトランジスタ部のエミッ
タ、コレクタ電極を残し、通常のドライエッチング技術
にて、前記ＰｏｌｙＳｉを加工する。これにより、バイ
ポーラトランジスタ部のエミッタ、コレクタ電極用のＰ
ｏｌｙＳｉ部71，72及びＭＯＳトランジスタ部のゲート
電極用のＰｏｌｙＳｉ部73を形成する。次にＭＯＳトラ
ンジスタ部にＰ^-イオン注入を行い、ＬＤＤ拡散層８を
形成する。これにより、図４の構造とする。

【０００７】（３）ＣＶＤにより、２００〜４００ｎｍ
の膜厚のＳｉＯ₂を形成し、ドライエッチング技術を用
いて異方性エッチングすることにより、サイドウォール
状のＬＤＤ形成用ＳｉＯ₂スペーサ９を形成する。この
時バイポーラトランジスタの電極用ＰｏｌｙＳｉ部71，
72にも、サイドウォール91が形成されるが、このエッチ
ング時に、ラテラルバイポーラトランジスタのベース活
性領域（符号90で示す）がオーバーエッチングにさらさ
れる。次にＭＯＳトランジスタ部にＰ⁺イオン注入を行
い、ソース／ドレイン拡散層81を形成する。これにより
図５の構造とする。

【０００８】（４）熱処理を行うことで、ラテラルバイ
ポーラトランジスタ部のエミッタ・コレクタ電極用Ｐｏ
ｌｙＳｉ71，72からＰ^-を拡散し、エミッタ・コレクタ
を形成する。この時、同時にＭＯＳ部ソース／ドレイン
拡散層81を活性化させる。その後、既存の配線技術を用
いて、各電極を形成し、図６の構造とする。図６中、
Ｃ，Ｅ，Ｂにてコレクタ、エミッタ、ベースの取り出し
を示し、Ｓ，Ｄにてソース、ドレインの取り出しを示す
（各図中において同じ）。

【０００９】しかしながら、上述した従来方法には、以
下の問題点が存在する。即ち、図５のＬＤＤ形成用スペ
ーサ９の形成時において、ラテラルバイポーラトランジ
スタのベース活性領域90がオーバーエッチングにさらさ
れる。この部分は、１０〜２０ｎｍ程度のゲート酸化膜
６で被覆されているだけであるため、前記オーバーエッ
チングでＳｉ基板１の表面が露出し、エッチングダメー
ジが生ずるという問題がある。これによりベース電流の
増大によるＨｆｅの低下、エミッタとコレクタ間のリー
ク電流増大による歩留まりの低下等が発生し、問題とな
る。

【００１０】

【発明が解決しようとする課題】本発明は、半導体装置
構造に当たり問題になる上記の如きエッチング時のダメ
ージを防止したバイポーラトランジスタ、及び半導体装
置の製造方法を提供しようとするものであり、例えば高
性能なＢｉＣＭＯＳを実現するに当たり、ＬＤＤスペー
サ形成時のエッチングダメージがバイポーラトランジス
タ、特にラテラルバイポーラトランジスタの性能低下、
歩留まりの低下等を引き起こすことを防止して、高性
能、低コストのＢｉＣＭＯＳＬＳＩ実現を図るものであ
る。

【００１１】

【課題を解決するための手段】本発明は前記問題に鑑み
創案されたもので、前記問題点を解決する手段を提供す
るものである。

【００１２】即ち、本出願の請求項１の発明は、半導体
基板上に形成された絶縁膜と、前記絶縁膜上に形成され
た伝導膜とによりベース領域を被覆し、かつ前記伝導膜
が半導体基板と接続されたことを特徴とするバイポーラ
トランジスタであって、これによって上記問題点を解決
するものである。

【００１３】本出願の請求項２の発明は、ラテラルバイ
ポーラトランジスタであることを特徴とする請求項１に
記載のバイポーラトランジスタであって、これによって
上記問題点を解決するものである。

【００１４】本出願の請求項３の発明は、半導体基板上
に絶縁膜を形成する工程と、第一の伝導膜を形成する工
程と、少なくともベース形成領域を被覆させた状態で前
記絶縁膜及び第一の伝導膜の積層構造を加工する工程
と、第二の伝導膜を形成する工程と、前記第二の伝導膜
の少なくとも一端を半導体基板上として絶縁膜及び第
一、第二の伝導膜の積層構造を加工する工程とを含む半
導体装置の製造方法であって、これによって上記問題点
を解決するものである。

【００１５】本出願の請求項４の発明は、半導体基板上
に絶縁膜を形成する工程と、第一の伝導膜を形成する工
程と、少なくともベース形成領域を被覆させた状態で前
記絶縁膜及び第一の伝導膜の積層構造を加工する工程
と、第二の伝導膜を形成する工程と、前記第二の伝導膜
の少なくとも一端を半導体基板上として第一、第二の伝
導膜の積層構造を加工する工程と、前記第一、第二の伝
導膜の積層構造からの不純物拡散によりエミッタを形成
する工程とを含む半導体装置の製造方法であって、これ
によって上記問題点を解決するものである。

【００１６】本出願の請求項５の発明は、半導体基板上
に絶縁膜を形成する工程と、第一の伝導膜を形成する工
程と、少なくともベース形成領域を被覆させた状態で前
記絶縁膜及び第一の伝導膜の積層構造を加工する工程
と、第二の伝導膜を形成する工程と、前記第二の伝導膜
の少なくとも一端を半導体基板上として第一、第二の伝
導膜の積層構造を加工する工程と、前記絶縁膜及び第
一、第二の伝導膜の積層構造をマスクとしたイオン注入
によりコレクタを形成する工程と、前記第一、第二の伝
導膜の積層構造から不純物拡散によりエミッタを形成す
る工程とを含む半導体製造装置の製造方法であって、こ
れによって上記問題点を解決するものである。

【００１７】本出願の請求項６の発明は、半導体基板上
に絶縁膜を形成する工程と、第一の伝導膜を形成する工
程と、少なくともベース形成領域を被覆させた状態で前
記絶縁膜及び第一の伝導膜の積層構造を加工する工程
と、第二の伝導膜を形成する工程と、前記第二の伝導膜
の少なくとも一端を半導体基板上として第一、第二の伝
導膜の積層構造を加工する工程と、絶縁膜のサイドウォ
ールを形成する工程と、前記絶縁膜及び第一、第二の伝
導膜の積層構造と前記絶縁膜のサイドウォールをマスク
としたイオン注入によりコレクタを形成する工程と、前
記第一、第二の伝導膜の積層構造からの不純物拡散によ
りエミッタを形成する工程とを含む半導体装置の製造方
法であって、これによって上記問題点を解決するもので
ある。

【００１８】本出願の請求項７の発明は、半導体装置が
バイポーラトランジスタを構成する部分と、ＭＯＳトラ
ンジスタを構成する部分とを備える請求項３ないし６の
いずれかに記載の半導体装置の製造方法であって、これ
によって上記問題点を解決するものである。

【００１９】本出願の請求項８の発明は、バイポーラト
ランジスタを構成する部分の絶縁膜をＭＯＳトランジス
タを構成する部分のゲート絶縁膜と同時に形成すること
を特徴とする請求項７に記載の半導体装置の製造方法で
あって、これによって上記問題点を解決するものであ
る。

【００２０】本出願の請求項９の発明は、バイポーラト
ランジスタを構成する部分の伝導膜をＭＯＳトランジス
タを構成する部分のゲート電極と同時に形成することを
特徴とする請求項７ないし８に記載の半導体装置の製造
方法であって、これによって上記問題点を解決するもの
である。

【００２１】本出願の請求項10の発明は、イオン注入に
よるバイポーラトランジスタを構成する部分のコレクタ
形成をＭＯＳトランジスタを構成する部分のソース／ド
レイン領域と同時に形成することを特徴とする請求項７
ないし９のいずれかに記載の半導体装置の製造方法であ
って、これによって上記問題点を解決するものである。

【００２２】本出願の請求項11の発明は、バイポーラト
ランジスタを構成する部分の絶縁膜のサイドウォールを
ＭＯＳトランジスタを構成する部分のＬＤＤスペーサと
同時に形成することを特徴とする請求項７ないし10のい
ずれかに記載の半導体装置の製造方法であって、これに
よって上記問題点を解決するものである。

【００２３】本出願の請求項12の発明は、伝導膜をＰｏ
ｌｙＳｉまたはＰｏｌｙＳｉを含む積層膜により形成し
た請求項７ないし11のいずれかに記載の半導体装置の製
造方法であって、これによって上記問題点を解決するも
のである。

【００２４】

【作用】本発明によれば、下地にダメージをおこすおそ
れのあるエッチング時において、例えば、具体的には、
ＭＯＳトランジスタのＬＤＤ用スペーサ形成のための異
方性エッチング時において、ラテラルバイポーラトラン
ジスタのベース活性領域を保護膜で被覆することで、こ
こがオーバーエッチングにさらされることが防止でき
る。この時、前記保護膜として、ＭＯＳトランジスタの
ゲート電極形成用のＰｏｌｙＳｉの伝導体膜を用いるこ
とで、工程の追加無しに上記作用効果を得ることができ
る。更に、ゲート電極形成用のＰｏｌｙＳｉ等の伝導体
膜を２層に分けて形成する構成をとることができ、これ
によれば、ゲート絶縁膜を開口する際のレジスト剥離工
程にて、ゲート絶縁膜が汚染されることによる耐圧不良
等の発生を防止し、かつ、ベース幅の縮小を可能ならし
めることによる、特性向上を図ることができる。

【００２５】本発明によれば、ＢｉＣＭＯＳ半導体装置
を形成する場合についても、ＭＯＳトランジスタのＬＤ
Ｄ用スペーサ形成の異方性エッチング時に、バイポーラ
トランジスタのベース活性領域はオーバーエッチングに
さらされることが無いため、従来問題となっていた素子
の劣化、歩留まりの低下等の問題は発生しない。更に前
記の如く構成することにより工程の追加によるコストア
ップも生ずることなく、特性向上も同時に実現される。

【００２６】

【実施例】以下、本発明の具体的な実施例について、図
面を用いて説明する。なお当然のことではあるが、本発
明は実施例に限定されるものではない。

【００２７】実施例１この実施例は、ラテラルバイポーラトランジスタ部と、
ＰチャネルＭＯＳトランジスタ部とを備えるＢｉＣＭＯ
Ｓ半導体装置に本発明を適用したものである。図１に装
置断面を、図２に製造工程を、シリコン基板の上部断面
図で示したものである。

【００２８】本実施例の半導体装置は、図１に示すよう
に、半導体基板１（ここではＳｉ基板）上に形成された
絶縁膜６（ここではＳｉＯ₂から成るゲート酸化膜）
と、この絶縁膜６上に形成された伝導膜７（ここではＰ
ｏｌｙＳｉ７Ａ，７Ｂから成る）とによりベース領域90
を被覆し、かつ伝導膜７（ＰｏｌｙＳｉ７Ｂ）が基板１
と接続されて成るものである。

【００２９】本実施例の半導体装置の製造方法において
は、次の（１）〜（４）の工程をとる。（１）基板１に
おいて、バイポーラトランジスタ部にＮ埋め込み層２及
び拡散層３を形成する。この埋め込み層２及び拡散層３
は、ＮＰＮトランジスタ（図示せず）のコレクタ取り出
し、及びＰＮＰトランジスタのベース取り出しとして機
能する。次に素子分離の為のＬＯＣＯＳ酸化膜４及びＰ
拡散層５を形成した後に絶縁膜６としてゲート酸化膜を
形成する。ＬＯＣＯＳ酸化膜４としては４００〜５００
ｎｍの、ゲート酸化膜６は１０〜２０ｎｍの膜厚のＳｉ
Ｏ₂膜を形成する。その後、ＣＶＤにより、全面に１０
０〜２００ｎｍ程度のＰｏｌｙＳｉを形成した後、ラテ
ラルバイポーラトランジスタ部のエミッタ形成部分のＰ
ｏｌｙＳｉ／ゲート酸化膜積層膜を、ドライエッチング
技術で開口する（図２（ａ）参照）。このように、Ｐｏ
ｌｙＳｉ膜７Ａは前記開口形成時、ゲート酸化膜６の保
護膜として機能する。従って、ゲート酸化膜６を開口す
る際のレジスト剥離工程にて、ゲート酸化膜が汚染され
ることが防がれ、耐圧不良等の発生を防止出来る。

【００３０】（２）ＣＶＤにより、１００〜２００ｎｍ
の膜厚のＰｏｌｙＳｉ（加工後ＰｏｌｙＳｉ７Ｂとな
る）を形成する。先の、ＰｏｌｙＳｉＣＶＤと合わせて
ＰｏｌｙＳｉ膜厚の合計は、３００〜４００ｎｍとな
る。ＭＯＳトランジスタのゲート電極部にＮイオン注入
を行い、ラテラルバイポーラトランジスタ部のエミッタ
電極形成部分にＰイオン注入を行った後、ＭＯＳトラン
ジスタのゲート電極、ラテラルバイポーラトランジスタ
部のエミッタ電極を残すようにドライエッチング技術に
て前記ＰｏｌｙＳｉを加工する。

【００３１】この時、ラテラルバイポーラトランジスタ
のベース幅（Ｗｂ）は、図中Ｌで示したように、１層目
のＰｏｌｙＳｉ７Ａと、２層目のＰｏｌｙＳｉ７Ｂとの
マスク合わせで決定されるため、原理的には０．１μｍ
程度迄、縮小することが可能であり、例えばエキシマレ
ーザーリソグラフィｉ線ソグラフィ技術に位相シフト技
術を使用する等の最先端の技術を用いるよりも、微細化
が可能となる。更に、２層目のＰｏｌｙＳｉ７Ｂによ
り、自動的に基板Ｓｉとの電気的接続が可能となり、１
層目のＰｏｌｙＳｉ７Ａをエミッタと同電位とすること
で、チャージが前記ＰｏｌｙＳｉ中に飛び込むことによ
るベース活性領域の表面電位の変動等が防止できる。次
にＭＯＳトランジスタ部にＰイオン注入を行い、ＬＤＤ
拡散層８を形成する。これにより図２（ｂ）の構造を得
る。

【００３２】（３）ＣＶＤにより、２００〜４００ｎｍ
の膜厚のＳｉＯ₂を形成し、ドライエッチング技術にて
異方性エッチングすることにより、サイドウォール状の
ＬＤＤ用ＳｉＯ₂スペーサ９を形成する。

【００３３】この時、ラテラルバイポーラトランジスタ
のベース活性領域90は前記工程（２）において、Ｐｏｌ
ｙＳｉで被覆されていることで、異方性エッチングにて
ＬＤＤ用ＳｉＯ₂スペーサを形成する際、これを保護す
ることが可能となり、この部分がオーバーエッチングに
さらされることが防止される。従って、従来問題となっ
ていた素子の劣化、歩留まりの低下等の問題は発生しな
い。更に、この保護膜としてＭＯＳトランジスタ部のゲ
ート電極形成用のＰｏｌｙＳｉ等の伝導体膜を用いるこ
とで、工程の追加無しにこの保護膜形成が可能で、よっ
てコストアップも生じない。次にＭＯＳ部にＰイオン注
入を行い、ソース／ドレイン拡散層81を形成する。これ
により図２（ｃ）の構造を得る。

【００３４】（４）ＣＶＤにより、３００〜４００ｎｍ
の膜厚のＳｉＯを形成した後、熱処理を行うことで、ラ
テラルバイポーラトランジスタ部のエミッタ・コレクタ
電極をなすＰｏｌｙＳｉからＰを拡散し、エミッタ、コ
レクタ用拡散層11，12を形成する。この時、同時にＭＯ
Ｓ部ソース／ドレイン拡散層81を活性化させる。その
後、既存の配線技術を用いて各電極を形成し、図１の構
造の半導体装置を得る。

【００３５】以上説明した本実施例によれば、ＢｉＣＭ
ＯＳＬＳＩを製造する際、ＭＯＳトランジスタのＬＤＤ
用スペーサ形成の異方性エッチング時において、ラテラ
ルバイポーラトランジスタのベース活性領域を保護膜で
被覆することで、これがオバーエッチングにさらされる
事が防止され、従来問題となっていた素子の劣化、歩留
まりの低下等の問題発生が防止される。この時、前記保
護膜として、ＭＯＳトランジスタのゲート電極形成用の
ＰｏｌｙＳｉ等の伝導体膜を用いることで、工程の追加
無しに上記保護膜による効果を得ることが可能となる。

【００３６】更に、ゲート電極形成用のＰｏｌｙＳｉ等
の伝導膜を２層の分けて形成することで、ゲート酸化膜
を開口する際のレジスト剥離工程にて、ゲート酸化膜が
汚染されることによる耐圧不良等の発生を防止し、か
つ、ベース幅の縮小を可能ならしむることによる特性向
上を同時に実現することができる。

【００３７】

【発明の効果】上述の如く、本発明によれば、半導体装
置製造に当たり、問題になるエッチング時のダメージを
防止した半導体装置、及びその製造方法を提供でき、特
に、高性能なＢｉＣＭＯＳを実現するに当たり、ＬＤＤ
スペーサ形成時のエッチングダメージがバイポーラトラ
ンジスタ、特にラテラルバイポーラトランジスタの性能
低下、歩留まりの低下等を引き起こすことを防止して、
高性能、低コストのＢｉＣＭＯＳＬＳＩ実現を図ること
ができる。

【図面の簡単な説明】

【図１】実施例１の半導体装置の断面図を示す。

【図２】実施例１の半導体装置の製造工程を示す。

【図３】従来技術の工程を示す（１）。

【図４】従来技術の工程を示す（２）。

【図５】従来技術の工程を示す（３）。

【図６】従来技術の工程を示す（４）。

【符号の説明】

１半導体基板６絶縁膜（ゲート酸化膜）７Ａ，７Ｂ伝導膜（ＰｏｌｙＳｉ）

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された絶縁膜と、前記
絶縁膜上に形成された伝導膜とによりベース領域を被覆
し、かつ前記伝導膜が半導体基板と接続されたことを特
徴とするバイポーラトランジスタ。
【請求項２】ラテラルバイポーラトランジスタであるこ
とを特徴とする請求項１に記載のバイポーラトランジス
タ。
【請求項３】半導体基板上に絶縁膜を形成する工程と、
第一の伝導膜を形成する工程と、少なくともベース形成
領域を被覆させた状態で前記絶縁膜及び第一の伝導膜の
積層構造を加工する工程と、第二の伝導膜を形成する工
程と、前記第二の伝導膜の少なくとも一端を半導体基板
上として絶縁膜及び第一、第二の伝導膜の積層構造を加
工する工程とを含む半導体装置の製造方法。
【請求項４】半導体基板上に絶縁膜を形成する工程と、
第一の伝導膜を形成する工程と、少なくともベース形成
領域を被覆させた状態で前記絶縁膜及び第一の伝導膜の
積層構造を加工する工程と、第二の伝導膜を形成する工
程と、前記第二の伝導膜の少なくとも一端を半導体基板
上として第一、第二の伝導膜の積層構造を加工する工程
と、前記第一、第二の伝導膜の積層構造からの不純物拡
散によりエミッタを形成する工程とを含む半導体装置の
製造方法。
【請求項５】半導体基板上に絶縁膜を形成する工程と、
第一の伝導膜を形成する工程と、少なくともベース形成
領域を被覆させた状態で前記絶縁膜及び第一の伝導膜の
積層構造を加工する工程と、第二の伝導膜を形成する工
程と、前記第二の伝導膜の少なくとも一端を半導体基板
上として第一、第二の伝導膜の積層構造を加工する工程
と、前記絶縁膜及び第一、第二の伝導膜の積層構造をマ
スクとしたイオン注入によりコレクタを形成する工程
と、前記第一、第二の伝導膜の積層構造からの不純物拡
散によりエミッタを形成する工程とを含む半導体製造装
置の製造方法。
【請求項６】半導体基板上に絶縁膜を形成する工程と、
第一の伝導膜を形成する工程と、少なくともベース形成
領域を被覆させた状態で前記絶縁膜及び第一の伝導膜の
積層構造を加工する工程と、第二の伝導膜を形成する工
程と、前記第二の伝導膜の少なくとも一端を半導体基板
上として第一、第二の伝導膜の積層構造を加工する工程
と、絶縁膜のサイドウォールを形成する工程と、前記絶
縁膜及び第一、第二の伝導膜の積層構造と前記絶縁膜の
サイドウォールをマスクとしたイオン注入によりコレク
タを形成する工程と、前記第一、第二の伝導膜の積層構
造からの不純物拡散によりエミッタを形成する工程とを
含む半導体装置の製造方法。
【請求項７】半導体装置がバイポーラトランジスタを構
成する部分と、ＭＯＳトランジスタを構成する部分とを
備える請求項３ないし６のいずれかの記載の半導体装置
の製造方法。
【請求項８】バイポーラトランジスタを構成する部分の
絶縁膜をＭＯＳトランジスタを構成する部分のゲート絶
縁膜と同時に形成することを特徴とする請求項７に記載
の半導体装置の製造方法。
【請求項９】バイポーラトランジスタを構成する部分の
伝導膜をＭＯＳトランジスタを構成する部分のゲート電
極と同時に形成することを特徴とする請求項７ないし８
に記載の半導体装置の製造方法。
【請求項10】イオン注入によるバイポーラトランジスタ
を構成する部分のコレクタ形成をＭＯＳトランジスタを
構成する部分のソース／ドレイン領域と同時に形成する
ことを特徴とする請求項７ないし９のいずれかに記載の
半導体装置の製造方法。
【請求項11】バイポーラトランジスタを構成する部分の
絶縁膜のサイドウォールをＭＯＳトランジスタを構成す
る部分のＬＤＤスペーサと同時に形成することを特徴と
する請求項７ないし10のいずれかに記載の半導体装置の
製造方法。
【請求項12】伝導膜をＰｏｌｙＳｉまたはＰｏｌｙＳｉ
を含む積層膜により形成した請求項７ないし11のいずれ
かに記載の半導体装置の製造方法。