JPH03214664A - 半導体装置の製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばバイポーラトランジスタ、ＢＩＣＭＯ
Ｓ等の半導体装置の製法、特に絶縁層とその直下の第１
導電形領域で素子分離を行う半導体装置の製法に関する
。

〔発明の概要〕

本発明は、絶縁層とその直下の第１導電形領域で素子分
離を行う半導体装置の製法において、第１導電形の低濃
度半導体基体の一生面の所定領域に第２導電形の埋込み
層を形成した後、半導体基体の一生面の全面に第１導電
形不純物を導入して半導体基体の表面濃度を高くし、次
いで第２導電形のエビタキシャル層を形成し、その後、
絶縁層とその直下に半導体基体に達する第１導電形領域
を形成して素子分離領域を形成することにより、エビタ
キシャル層の基体側への拡散を抑制し、素子一基体間容
量を低減して高性能化を図ると同時に、確実な素子分離
を行えるようにしたものである。

〔従来の技術〕

ＬＳＩ（大規模集積回路）におけるハイポーラトランジ
スタの一例を第２図に示す。同図中、（１）は例えばｐ
形のシリコン基板を示し、このｐ形シリコン基板（１）
の一生面にｎ形のコレクタ埋込み層（２）を介してｎ形
のエビタキシャル層（３）を形成した後、ｎ形のコレク
タ取出し領域（４）、選択酸化（ＬＯＣＯＳ）によるフ
ィールド絶縁層（５）を形成し、ｎ形エピクキシャル層
によるコレクタ領域（６）内にｐ形真性ベース領域（７
）及びｐ＋外部ベース領域（８）を形成し、ｐ形真性ベ
ース領域（７）内にｎ形エミッタ領域（９）を形成して
構成される。（１０）はフィールド絶縁層（５）直下に
＋［ｌ’）コン基板（１）に達するｐ′″領域を示し、
このｐ＋領域（１０）とフィールド絶縁層（５）で素子
分離領域（１１）が形成される。

この様なバイポーラトランジスタ（１２）においては、
その高性能化の方法の１つとして、シリコン基板（１）
の基板濃度を低減し、コレクター基板（１）間容量Ｃｊ
ｓを低減する方法が提案されている。

一方、第２図で示す如き所謂選択酸化分離によるバイボ
ーラトランジスタの微細化の１つの方法として、選択酸
化によるフィールド絶縁層（５）直下のｐ＋領域（１０
）を、フィールド絶縁層（５）を通して高エネルギーの
イオン注入で形成する方法がある。

この方法は、ｎ形エピタキシャル層（３）の形成前や、
選択酸化の前にｐ＋領域（１０）を形成する方法に比べ
て、ｐ＋領域（１０）の不純物再拡散が抑えられる為に
、コレクタ埋込み層（２）とｐ゛領域（１０）間の距離
βが縮小できる。しかし、この方法では、高エネルギー
イオン注入時にｐ＋領域（１０）に形成された欠陥がそ
の後のアニール処理でも消えずに残るので、ドーズ１１
０”ｃｍ　’オーダ以上のイオン注入はできない。

〔発明が解決しようとする課題〕

ところで、バイポーラトランジスタの高性能化及び微細
化を図るために、上述した低濃度の基板（１）と選択酸
化後の高エネルギーイオン注入によるｐ＋領域（１０）
の形成法を併用すると、ｎ形エピタキシャル層（３）の
下方拡散即ち（ｐ形シリコン基板（１）側への拡散）も
あるので、ｐ゛領域（１０）がｐ形シリコン基板（１）
に達せず素子分離が不充分になる事がある。この場合、
ｎ形エピクキシャル層（３）を低濃度化すればその対策
となるが、しかし、ｎ形エピタキシャル層厚１〜２μｍ
で量産的に実現できるｎ形エピクキシャル層濃度はｌ　
Ｑ　Ｉ　Ｓ　ｃｍ−３オーダがせいぜいである事、ｎ形
エピタキシャル層（３）の低濃度化でベース領域（７）
のカーク効果、コレクタ抵抗Ｒｃの増大等が生ずる事を
考え併せると、ｎ形エピクキシャル層（３）の低濃度化
には限度がある。

また、選択酸化後のイオン注入によるｐ＋領域（１０）
の形成と同時工程で基板電位取出し領域も形成されるの
で、上述と同様にエビタキシャル層の下方拡散で基板電
位取出しも不充分となってしまう。

第３図に低濃度基板と選択酸化後の高エネルギーイオン
注入によるｐ＋領域形成法を併用したｎｐｎバイポーラ
トランジスタの製法の比較例を示す。

第３図Ａに示すように低濃度のｐ形シリコン基板（１）
の一主面の所定領域にｎ形のコレクタ埋込み層（２）を
形成した後、第３図已に示すようにｎ形のエピタキシャ
ル層（３）を形成する。このエピクキシ？ル成長時の熱
工程でｎ形エピクキシャル層（３）がｐ形シリコン基板
（１）側に下方拡散される。（ｄ１）は基板（１）の主
面を基準として之よりｎ形エピタキシャル層（３）が下
方拡散した差分てある。次に、第３図Ｃに示すように薄
いＳ１０。膜（１５）を形成し、レジストマスク（１６
）を介して例えばイオン注入及びその後の熱処理により
コレクタ埋込み層（２）に達するｎ形コレクタ取出し領
域（４）を形成する。このコレクタ取出し領域（４）の
拡散熱処理でも、エビタキシャル層（３）は下方拡散し
、差分ｄ２　となる。次に、第３図Ｄに示すように薄い
Ｓｉｎ２膜（１５）上にＳｉＮ膜（１７）をＣＶＤ　（
化学気相成長）法で被着形成した後、所定パターンのレ
ジストマスク（１８）を形成し、このレジストマスク（
１８）を介して第３図Ｅに示すようにフィールド領域に
対応部分のＳｉＮ膜〈１７）、ＳｉＯ■膜（１５）及び
エビタキシャル層（３）を選択的にエッチング除去し、
凹部（１９）を形成する。次に、第３図Ｆに示すように
選択酸化してフィールド絶縁層（ＳｉＯ２）（５）を形
成する。その後、新たに形成したレジストマスク（２０
）を介してｐ形不純物（例えばボロン）　（２２）をイ
オン注入し、フィールド絶縁層（５）直下に素子分離領
域（１１）を構成するｐ＋領域（１０）を形成すると共
に、基板電位取出し領域となるｐ゛領域（２１）を形成
する。この選択酸化時の熱処理でさらにエビタキシャル
層（３）は下方拡散され、差分ｄ３　となる。しかる後
、第３図Ｇに示すように、第１のｐ＋多結晶シリコン膜
（２４ａ）　を介してｐ形不純物を拡散してｐ＋外部ベ
ース領域（８）を形成し、このｐ＋多結晶シリコン膜（
２４ａ）　　をベース取出し電極とすると共に、第２の
多結晶シリコン膜（２５）を介してｐ形不純物及びｎ形
不純物を拡散してｐ形真性ベース領域（７）及びｎ形エ
ミッタ領域（９）を形成する。また基板電位取出し部に
おいて第１のｐ＋多結晶シリコン（２４ｂ）　　を利用
して之よりのｐ形不純物拡散でｐ＋領域＜２１〉に達す
るｐ＋領域（２６）を形成し、両ｐ＋領域＜２１）及び
（２６）にて基板電位取出し領域（２７）を形成する。

しかる後Ｍによるエミッタ電極（２８）、ベース電極（
２９）及びコレクタ電極（３０）を形成し、同時に基板
電位取出し電極（３１）を形成する。

この第３図Ｇに示すように、何ら対策を施さない場合に
は、ｎ形エピタキシャル層（３）のｐ形低濃度シリコン
基板（１）側への再拡散で素子分離用のｐ゛領域（１０
）が基板（１）に達せず素子分離が不充分となり、また
基板電位取出し部でも同様にｐ＋領域（２１）が基板（
１）に達せず基板電位取出しが不充分となるものであっ
た。

第４図は、第３図においてフィールド絶縁層（５）の厚
さ８０００人、ｎ形エピタキシャル層（３）の比抵抗０
．３Ωｃｍ，厚さ１．０μｍＳｐ形シリコン基板（１）
ノ比抵抗１５Ωｃｍ，素子分離用ｐ＋領域（１０）を形
成するためのボロンイオン注入条件としてエネルギー３
６０ＫｅＶ　，ドーズ量６　ｘ　１　０１　３　ｃ　ｍ
　−　２としたときのエミッタ領域（９）の形成後（即
ちアニール後）の素子分離領域（１１）の不純物プロフ
ァイル（第３図Ｇのａ−ａ線上の不純物プロファイル）
の例を示す。

同図中、実線（Ｉ）は最終的な不純物濃度プロファイル
、破線（ｎ）はボロンの濃度プロファイル、鎖線（ＩＩ
Ｉ）はリンの濃度プロファイルである。この不純物プロ
ファイルで明らかなように素子分離用のｐ“領域ク１０
）とｐ形シリコン基板（１）間にｎ形エピタキシャルの
下方拡散部分（３ａ）が残ってしまい素子分離が不充分
となることが判る。

なお、フィールド絶縁層（５）の厚さを大とする事によ
っても対策となるが、厚くするとバースピークが延び微
細化、欠陥の点で不利になる。

本発明は、上述の点に鑑み、素子一基体間容最の低減を
図ると共に、エビタキシャル層の下方拡散を抑え確実な
素子分離領域の形成を可能にした半導体装置の製法を提
供するものである。

〔課題を解決するための手段〕

本発明は、絶縁層（５）とその直下の第１導電形領域（
１０）で素子分離を行う半導体装置の製法において、第
１導電形の低濃度半導体基体（１）の一生面の所定領域
に第２導電形の埋込み層（２）を形成した後、半導体基
体（１）の一生面の全面に第１導電形不純物（４１）を
導入して半導体基体（１）の表面濃度を高くする工程と
、半導体基体（１）の一主面上に第２導電形のエビタキ
シャル層（３）を形成する工程と、その後、絶縁層（５
）と該絶縁層（５）直下に半導体基体（１）に達する第
１導電形領域（１０）を形成して素子分離領域（１１）
を形成する工程を有することを特微とする。

〔作用〕

上述の製法によれば、第２導電形の埋込み層（２）を形
成した後、半導体基体（１）の一生面の全面に第１導電
形不純物（４１）を導入し半導体基体（１）の表面濃度
を高《することにより、半導体基体（１）の一主面に形
成した第２導電形のエビタキシャル層（３）の基体側へ
の拡散（所謂下方拡散）が相殺され、エビタキシャル層
（３）の下方拡散が抑えられる。従って、その後、絶縁
層（５）とその直下の第１導電形領域（１０）とによる
素子分離領域（１１）を形成したときに、第１導電形領
域（１０）と基体（１）間にエビタキシャル層（２）の
下方拡散部分が存することがなく、素子分離が確実に行
える。従って、確実な素子分離を実現しつつ半導体基体
の低濃度化による素子基体間容量の低減が図られる。

〔実施例〕

以下、第１図を参照して本発明に係る半導体装置の製法
の実施例を説明する。なお、本例はＬＳＩにおけるバイ
ポーラトランジスタに適用した場合であり、第１図にお
いて、第３図と対応する部分は同一符号を付して示す。

本例においては、第１図Ａに示すように、低濃度（例え
ばＩＱ１５ｃｍ−３オーダの不純物濃度）の第１導電形
例えばｐ形シリコン基板（１）を用意し、この基板（１
）の一生面の所定領域に第２導電形即ちｎ形のコレクタ
埋込み層（２）を形成した後、基板（１）の一生面の表
面全面にｐ形不純物例えばボロン（４１）を１ｏ１３ｃ
ｍ−２以下のドーズ量をもってイオン注入し、基板（１
）の表面濃度を高くする。（４１ａ）　　はボロンイオ
ン注入領域を示す。

次に、第１図已に示すように、基体（１）の一主面上に
例えば不純物濃度がＩＱＩ［ｌＣｍ−３オーダのｎ形エ
ピタキシャル層（３）を形成する。

これ以降は第３図Ｃ以下と同様の工程となる。

即ち、第１図Ｃに示すように、薄いＳ１０２膜（１５）
を１ １ 形成しレジストマスク（１６）を介して例えばイオン注
入及び熱処理によりコレクタ埋込み層（２）に達するｎ
形コレクタ取出し領域（４）を形成する。

次に、第１図Ｄに示すように、薄いＳｉ口，膜（１５）
上にＳｉＮ膜（１７）をＣＶＤ法で被着形成した後、所
定パターンのレジストマスク（１８）を形成し、このレ
ジストマスク（１８）を介して第１図Ｅに示すようにフ
ィールド領域に対応する部分を選択的にエッチング除去
し凹部（１９）を形成する。

次に、第１図Ｆに示すように、ＳｉＮ膜（１７）をマス
クに選択酸化してフィールド絶縁層（ＳｉＯ２）（５）
を形成した後、新たに形成したレジストマスク（２０）
を介してｐ形不純物例えばボロン（２２）を高エネルギ
ーでイオン注入し、フィールド絶縁層（５）直下に素子
分離領域（１１）を構成するｐ＋領域（１０）を形成す
ると共に、基板電位取出し領域となるｐ＋領域（２１）
を形成する。

しかる後、第１図Ｇに示すように、第１のｐ＋多結晶シ
リコン膜（２４ａ）　　を拡散源として之よりｐ形不純
物を拡散しｐ゛外部ベース領域（８）を形成し、１ ９ このｐ＋多結晶シリコン膜（２４ａ）　をベース取出し
電極とすると共に、第２の多結晶シリコン膜（２５）を
介してｐ形不純物及びｎ形不純物を拡散しｐ形真性ベー
ス領域（７）及びｎ形エミック領域（９）を形成し、こ
の第２の多結晶シリコン膜（２５）をエミッタ取出し電
極とする。また、基板電位取出し部において、第１のｐ
＋多結晶シリコン膜（２４ｂ）　　を利用して之よりの
ｐ形不純物拡散でｐ＋領域（２１）に達するｐ＋領域（
２６）を形成し、両ｐ゛領域（２１）及び（２６）にて
基板電位取出し領域（２７）を形成する。そして、Ｍに
よるエミッタ電極（２８）、ベース電極（２９）及びコ
レクタ電極（３０）を形成し、同時に基板電位取出し電
極（３１）を形成し、目的のパーティカル型のｎｐｎバ
イボーラトランジスタ（４２）を得る。

上述の製法によれば、ｐ形シリコン基板（１）を低濃度
化することにより、ｎ形コレクター基板（１）間容量Ｃ
ｊｓを低減することができ、バイボーラトランジスタの
高性能化を図ることができる。しかも、ｎ形コレクタ埋
込み層（２）を形成した後、ｐ形シリコン基板（１）の
表面全面にドーズ量ＩＱ１３ｃｍ−２以下の１Ｉ：ｌ ボロンイオン注入を行って基板（］）の表面濃度を高く
することにより、次にｎ形エピタキシャル層（３）を形
成したとき、或るその後の熱処理においても、ｎ形エピ
タキシャル層（３）の下方拡敗（基板（１）側への再拡
散）を抑えることができる。即ちｎ形エピクキシャル層
（３）の下方拡散がｐ形シリコン基板（１）の高濃度表
面で相殺されて実質的にｎ形エビタキシャル層（３）の
下方拡散が抑えられる。従って、素子分離領域（１１）
のｐ゛領域（１０）がｐ形シリコン基板（１）に達し、
確実な素子分離が行える。また、イオン注入による素子
分離用のｐ゛領域（１０）の形成と同時工程で基板電位
取出し部のｐ″領域（２１）を形成するが、このｐ＋領
域ク２１）もｎ形エピクキシャル層（３）の下方拡散が
抑えられることにより、確実にｐ形シリコン基板（１）
に達し、確実に基板電位を取出すことができる。

一方、素子分離用のｐ゛領域（１０）はフィールド絶縁
層（５）を形成した後、イオン注入で形成するので、コ
レクク埋込み層（２）とｐ゛領域（１０）間の距離βを
縮小することができ、微細化を促進すること１４ ができる。

従って、本法においては、基板（１）の低濃度化による
コレクター基板間容量Ｃｊｓの低減を、素子分離不良、
基板電位取出し不良を生ぜしめることなく実現すること
ができる。

尚、上例では、パーティカル型バイポーラトランジスタ
の製造に適用したが、その他Ｂｉ　−ＣＭＯＳ（ＭＯＳ
　｝ランジスタ側に埋込み層を有する場合を含む）、ベ
ース埋込み層を有するラテラル型バイボーラトランジス
タ等の製造にも適用できるものである。ラテラル型バイ
ポーラトランジスタでは低濃度基板を用いることにより
ベースー基板間容量が低減し、高性能化が図れる。

〔発明の効果〕

本発明に係る半導体装置の製法によれば、第１導電形の
半導体基体を低濃度化することにより、素子一基体間容
量を低減して高性能化を図ることができる。しかも、第
２導電形の埋込み層を形成した後、第１導電形不純物の
導入によって半導体基体の表面濃度を高めることにより
、その後に形成したエビタキシャル層の下方拡散を抑え
ることができ、素子分離を確実に行うことができる。従
って信頼性の高い高性能半導体装置を製造することがで
きる。

特に本法バーティカル型バイボーラトランジスタ、［ｌ
ｉ−ＣＭＯＳ，ラテラル型バイポーラｌ・ランジスタ等
を有するＬＳＩの製造に適用して好適ならしめるもので
ある。

【図面の簡単な説明】

第１図Ａ−Ｇは本発明に係る半導体装置の製法をバイポ
ーラトランジスタに適用した場合の一例を示す製造工程
図、第２図はパイポーラトランジ′スタの断面図、第３
図Ａ−Ｇはバイポーラトランジスタの製法の比較例を示
す製造工程図、第４図は第３図Ｇｏ：）ａ−ａ線上の不
純物プロファイルである。 （１）はｐ形シリコン基板、（２）はｎ形コレクク埋込
み層、（３）はｎ形エピタキシャル層、（５）はフィー
ルド絶縁層、（６）はコレクタ領域、（７）は真性ベー
ス領■ ｂ 域、 （９）はエミ ツタ領域、 （１０）は素子分離用のｐ″ 領域、 （４１）はボロンイオンである。 代 理 人 松 隈 秀 盛 １ ７ ζ） （ニ） 区 く 中 ロ ０コ ヘ 一一 （コ １・・・ｐ最シリコン某壊反 ２　ｎ◇コしクタ熔ｈＮｋ層 ３・・ｎ％エビタキシャル層 ４・・コレクタＪズ呂し４嘴焉収 ５　　フィー＋ＬＰ蛯緑屑 ６　コしクタイ順ｔ八 ７・　黍尋啄ベース今負咳″ ８・・外部ベース欄賊′ ９・・・エミッタ脣七六゛ １０゛・ｐ＋／＠燻′ １１・・紮５ｌ−会紅雀嫉′ １２・・バイホ゛−ラトランシスグ Ｑ （ニ） 区 く 中 こ）

Claims (1)

1. 【特許請求の範囲】 絶縁層とその直下の第１導電形領域で素子分離を行う半
   導体装置の製法において、 第１導電形の低濃度半導体基体の一主面の所定領域に第
   ２導電形の埋込み層を形成した後、上記半導体基体の一
   主面の全面に第１導電不純物を導入して該半導体基体の
   表面濃度を高くする工程、上記半導体基体の一主面上に
   第２導電形のエピタキシャル層を形成する工程、 その後、絶縁層と、該絶縁層直下に上記半導体基体に達
   する第１導電形領域を形成して素子分離領域を形成する
   工程、 を有することを特徴とする半導体装置の製法。