JPH06120455A - 半導体集積回路装置及び製造方法 - Google Patents
半導体集積回路装置及び製造方法Info
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- JPH06120455A JPH06120455A JP28344592A JP28344592A JPH06120455A JP H06120455 A JPH06120455 A JP H06120455A JP 28344592 A JP28344592 A JP 28344592A JP 28344592 A JP28344592 A JP 28344592A JP H06120455 A JPH06120455 A JP H06120455A
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 238000000034 method Methods 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 基本セルを有し、後工程で配線工程を施して
任意の回路を構成するマスターチップ方式の半導体集積
回路装置において、後工程で形成する配線構造の複雑化
を回避する。 【構成】 ＭＯＳトランジスタ２，３で構成される複数
の基本セル１のゲート電極４の引出し部分４ａが配線領
域Ａにおいて連続された半導体集積回路装置に対して、
ゲート電極引出し部分４ａを配線工程用マスクを用いて
選択的にエッチング除去し、基本セル１の各ゲート電極
４を選択的に電気接続して所望の回路を構成する。
任意の回路を構成するマスターチップ方式の半導体集積
回路装置において、後工程で形成する配線構造の複雑化
を回避する。 【構成】 ＭＯＳトランジスタ２，３で構成される複数
の基本セル１のゲート電極４の引出し部分４ａが配線領
域Ａにおいて連続された半導体集積回路装置に対して、
ゲート電極引出し部分４ａを配線工程用マスクを用いて
選択的にエッチング除去し、基本セル１の各ゲート電極
４を選択的に電気接続して所望の回路を構成する。
Description
【０００１】
【産業上の利用分野】本発明はマスターチップ方式の半
導体集積回路装置と、この半導体集積回路装置を用いて
任意の回路の半導体集積回路装置を製造するための製造
方法に関する。
導体集積回路装置と、この半導体集積回路装置を用いて
任意の回路の半導体集積回路装置を製造するための製造
方法に関する。
【０００２】
【従来の技術】従来のこの種の半導体集積回路装置の一
例を図３に示す。同図は、ＮチャネルＭＯＳトランジス
タ２とＰチャネルＭＯＳトランジスタ３を用いたＣＭＯ
Ｓを基本セル１とした半導体集積回路装置であり、Ｎチ
ャネル及びＰチャネルの各ＭＯＳトランジスタ２，３の
ゲート電極４と、その引出し部分をそれぞれ独立した一
定の形状に形成している。そして、この半導体集積回路
装置を用いて所望の回路を構成する場合には、ＭＯＳト
ランジスタ２，３のソース，ドレインやゲート電極に対
して必要なコンタクト工程及び配線工程を施している。
例を図３に示す。同図は、ＮチャネルＭＯＳトランジス
タ２とＰチャネルＭＯＳトランジスタ３を用いたＣＭＯ
Ｓを基本セル１とした半導体集積回路装置であり、Ｎチ
ャネル及びＰチャネルの各ＭＯＳトランジスタ２，３の
ゲート電極４と、その引出し部分をそれぞれ独立した一
定の形状に形成している。そして、この半導体集積回路
装置を用いて所望の回路を構成する場合には、ＭＯＳト
ランジスタ２，３のソース，ドレインやゲート電極に対
して必要なコンタクト工程及び配線工程を施している。
【０００３】
【発明が解決しようとする課題】この従来の半導体集積
回路装置では、ＭＯＳトランジスタのゲート電極引出し
部分の形状が予め決められているので、構成しようとす
る論理ブロックの種類によっては構成が困難で、配線の
引回しが長くなったり、２層配線の使用頻度が多くな
り、論理ブロック間の配線性が悪く、素子の利用効率を
高くできないという問題がある。例えば、隣接する基本
セルのＭＯＳトランジスタのゲート電極を接続する場合
でも、各ゲート電極に対してコンタクト工程と配線工程
を施す必要があり、この配線と交差する配線を形成する
場合には、迂回配置や多層配線構造による立体交差を構
成しなければならず、配線構造の複雑化を生じることに
なる。本発明の目的は、配線構造の複雑化を生じること
がない半導体集積回路装置と製造方法を提供することに
ある。
回路装置では、ＭＯＳトランジスタのゲート電極引出し
部分の形状が予め決められているので、構成しようとす
る論理ブロックの種類によっては構成が困難で、配線の
引回しが長くなったり、２層配線の使用頻度が多くな
り、論理ブロック間の配線性が悪く、素子の利用効率を
高くできないという問題がある。例えば、隣接する基本
セルのＭＯＳトランジスタのゲート電極を接続する場合
でも、各ゲート電極に対してコンタクト工程と配線工程
を施す必要があり、この配線と交差する配線を形成する
場合には、迂回配置や多層配線構造による立体交差を構
成しなければならず、配線構造の複雑化を生じることに
なる。本発明の目的は、配線構造の複雑化を生じること
がない半導体集積回路装置と製造方法を提供することに
ある。
【０００４】
【課題を解決するための手段】本発明は、マスターチッ
プ方式の半導体集積回路装置に設けられて、ＭＯＳトラ
ンジスタで構成される複数の基本セルのゲート電極が配
線領域において連続されている構成とする。また、本発
明は、ＭＯＳトランジスタで構成される複数の基本セル
のゲート電極が配線領域において連続された半導体集積
回路装置に対して、ゲート電極を配線工程用マスクを用
いて配線領域において選択的にエッチング除去し、基本
セルの各ゲート電極を選択的に電気接続して所望の回路
を構成する。
プ方式の半導体集積回路装置に設けられて、ＭＯＳトラ
ンジスタで構成される複数の基本セルのゲート電極が配
線領域において連続されている構成とする。また、本発
明は、ＭＯＳトランジスタで構成される複数の基本セル
のゲート電極が配線領域において連続された半導体集積
回路装置に対して、ゲート電極を配線工程用マスクを用
いて配線領域において選択的にエッチング除去し、基本
セルの各ゲート電極を選択的に電気接続して所望の回路
を構成する。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１（ａ）は本発明の第１実施例の一部の平面図で
あり、ＮチャネルＭＯＳトランジスタ２と、Ｐチャネル
ＭＯＳトランジスタ３とで構成されるＣＭＯＳを基本セ
ルとし、この基本セルを縦横に配列したマスターチップ
方式の半導体集積回路装置として構成している。そし
て、前記ＮチャネルＭＯＳトランジスタ２とＰチャネル
ＭＯＳトランジスタ３のゲート電極４の引出し部分４ａ
は、これらトランジスタの素子領域を除く領域、換言す
ればフィールド酸化膜が形成される配線領域Ａにおいて
全て連続された状態で形成されている。
る。図１（ａ）は本発明の第１実施例の一部の平面図で
あり、ＮチャネルＭＯＳトランジスタ２と、Ｐチャネル
ＭＯＳトランジスタ３とで構成されるＣＭＯＳを基本セ
ルとし、この基本セルを縦横に配列したマスターチップ
方式の半導体集積回路装置として構成している。そし
て、前記ＮチャネルＭＯＳトランジスタ２とＰチャネル
ＭＯＳトランジスタ３のゲート電極４の引出し部分４ａ
は、これらトランジスタの素子領域を除く領域、換言す
ればフィールド酸化膜が形成される配線領域Ａにおいて
全て連続された状態で形成されている。
【０００６】このように構成された半導体集積回路装置
を用いて任意の回路を製造する場合には、所望の論理ブ
ロックを配置、配線した後のデータから、図１（ｂ）に
示すような配線領域Ａにおけるゲート電極引出し部分４
ａを選択的にエッチング除去するための配線工程用マス
クを形成する。そして、このマスクを用いて、図２の斜
線５で示すゲート電極引出し部分の不要部分をエッチン
グ除去することで、ゲート電極４を相互に接続するため
の配線がゲート電極と一体に形成されることなる。
を用いて任意の回路を製造する場合には、所望の論理ブ
ロックを配置、配線した後のデータから、図１（ｂ）に
示すような配線領域Ａにおけるゲート電極引出し部分４
ａを選択的にエッチング除去するための配線工程用マス
クを形成する。そして、このマスクを用いて、図２の斜
線５で示すゲート電極引出し部分の不要部分をエッチン
グ除去することで、ゲート電極４を相互に接続するため
の配線がゲート電極と一体に形成されることなる。
【０００７】その後、離れたゲート電極同士や、ゲート
電極とＭＯＳトランジスタのソース，ドレイン等を接続
するための配線として、コンタクト、第１アルミニウム
配線、スルーホール、第２アルミニウム配線等の各工程
を行い、所望の回路を実現する。したがって、例えば隣
接する基本セルのゲート電極を相互に電気接続するよう
な場合には、ゲート電極同士を直接に接続した構成とす
ることができ、その分後工程での配線工程を省略し、か
つ配線構造を簡略化することが可能となる。
電極とＭＯＳトランジスタのソース，ドレイン等を接続
するための配線として、コンタクト、第１アルミニウム
配線、スルーホール、第２アルミニウム配線等の各工程
を行い、所望の回路を実現する。したがって、例えば隣
接する基本セルのゲート電極を相互に電気接続するよう
な場合には、ゲート電極同士を直接に接続した構成とす
ることができ、その分後工程での配線工程を省略し、か
つ配線構造を簡略化することが可能となる。
【０００８】図２（ａ）は本発明の第２実施例の平面図
であり、図１と等価な部分には同一符号を付してある。
この実施例では基本セル間の配線領域Ａはもとより、基
本セル１間に設けた広い配線チャネル領域Ｂの略全域に
渡ってもゲート電極の引出し部分４ａを形成している。
そして、図２（ｂ）に示す配線工程用マスクを用いて同
図の斜線部分５のゲート電極引出し部分を除去すること
により、必要とされるゲート電極４を相互に接続し、か
つ同時にゲート電極引出し部分４ａの一部を利用して下
地配線６を形成する。したがって、この後に、コンタク
ト、第１アルミニウム配線、スルーホール、第２アルミ
ニウム配線等の各工程を行うことで、所望の回路が構成
されるが、このとき下地配線５を利用することで、第１
アルミニウム配線を簡略化でき、場合によっては第１ア
ルミニウム配線の工程を全く省略することが可能とな
る。
であり、図１と等価な部分には同一符号を付してある。
この実施例では基本セル間の配線領域Ａはもとより、基
本セル１間に設けた広い配線チャネル領域Ｂの略全域に
渡ってもゲート電極の引出し部分４ａを形成している。
そして、図２（ｂ）に示す配線工程用マスクを用いて同
図の斜線部分５のゲート電極引出し部分を除去すること
により、必要とされるゲート電極４を相互に接続し、か
つ同時にゲート電極引出し部分４ａの一部を利用して下
地配線６を形成する。したがって、この後に、コンタク
ト、第１アルミニウム配線、スルーホール、第２アルミ
ニウム配線等の各工程を行うことで、所望の回路が構成
されるが、このとき下地配線５を利用することで、第１
アルミニウム配線を簡略化でき、場合によっては第１ア
ルミニウム配線の工程を全く省略することが可能とな
る。
【０００９】
【発明の効果】以上説明したように本発明は、ＭＯＳト
ランジスタで構成される基本セルの各ゲート電極を配線
領域において連続した構成とし、後工程でこの配線領域
のゲート電極を選択的にエッチング除去して任意の回路
を構成することにより、各種論理ブロックの構成を容易
にし、かつ論理ブロック間の配線性が向上し、搭載され
た各素子を有効に使用できる効果がある。
ランジスタで構成される基本セルの各ゲート電極を配線
領域において連続した構成とし、後工程でこの配線領域
のゲート電極を選択的にエッチング除去して任意の回路
を構成することにより、各種論理ブロックの構成を容易
にし、かつ論理ブロック間の配線性が向上し、搭載され
た各素子を有効に使用できる効果がある。
【図１】本発明の半導体集積回路装置の第１実施例の一
部の平面図と、この半導体集積回路装置を用いて所望の
回路を構成する際の配線工程用マスクの平面図である。
部の平面図と、この半導体集積回路装置を用いて所望の
回路を構成する際の配線工程用マスクの平面図である。
【図２】本発明の半導体集積回路装置の第２実施例の一
部の平面図と、この半導体集積回路装置を用いて所望の
回路を構成する際の配線工程用マスクの平面図である。
部の平面図と、この半導体集積回路装置を用いて所望の
回路を構成する際の配線工程用マスクの平面図である。
【図３】従来のマスターチップ方式の半導体集積回路装
置の平面図である。
置の平面図である。
１ 基本セル ２ ＮチャネルＭＯＳトランジスタ ３ ＰチャネルＭＯＳトランジスタ ４ ゲート電極 ４ａ ゲート電極引出し部分 Ａ 配線領域 Ｂ 配線チャネル
Claims (2)
- 【請求項１】 ＭＯＳトランジスタで構成される複数の
基本セルを配設し、後工程でこれら基本セルを相互に電
気接続するための所要の配線を行うことで所望の回路を
構成するマスターチップ方式の半導体集積回路装置にお
いて、前記基本セルのゲート電極は配線領域において連
続されていることを特徴とする半導体集積回路装置。 - 【請求項２】 ＭＯＳトランジスタで構成される複数の
基本セルを配設し、各基本セルのゲート電極が配線領域
において連続された半導体集積回路装置に対して、前記
ゲート電極を配線工程用マスクを用いて配線領域におい
て選択的にエッチング除去し、前記基本セルの各ゲート
電極を選択的に電気接続して所望の回路を構成すること
を特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28344592A JPH06120455A (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路装置及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28344592A JPH06120455A (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路装置及び製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120455A true JPH06120455A (ja) | 1994-04-28 |
Family
ID=17665640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28344592A Pending JPH06120455A (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路装置及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120455A (ja) |
-
1992
- 1992-09-30 JP JP28344592A patent/JPH06120455A/ja active Pending
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