JPH06120458A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH06120458A JPH06120458A JP4271330A JP27133092A JPH06120458A JP H06120458 A JPH06120458 A JP H06120458A JP 4271330 A JP4271330 A JP 4271330A JP 27133092 A JP27133092 A JP 27133092A JP H06120458 A JPH06120458 A JP H06120458A
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Abstract
(57)【要約】
【目的】 貼り合わせＳＯＩ基板を用いた半導体装置に
関し、余計な工程や電源を用いることなく、ｎ型反転が
発生しないｐ型ＳＯＩ基板を用いた半導体装置を提供す
る。 【構成】 活性層（３）側に１０16ｃｍ-3以下のｐ型不
純物濃度の基板を用い、支持基板（１）側に１０18ｃｍ
-3以上のｐ型不純物濃度の基板を用いた貼り合わせＳＯ
Ｉ基板を用い、このｐ型不純物濃度の差に起因する活性
層（３）と支持基板（１）のフェルミ準位差によって活
性層（３）の下部に正孔（４）を蓄積して、下地絶縁層
（２）中に生じる正の固定電荷によって活性層（３）中
に生じるｎ型反転を補償する。
関し、余計な工程や電源を用いることなく、ｎ型反転が
発生しないｐ型ＳＯＩ基板を用いた半導体装置を提供す
る。 【構成】 活性層（３）側に１０16ｃｍ-3以下のｐ型不
純物濃度の基板を用い、支持基板（１）側に１０18ｃｍ
-3以上のｐ型不純物濃度の基板を用いた貼り合わせＳＯ
Ｉ基板を用い、このｐ型不純物濃度の差に起因する活性
層（３）と支持基板（１）のフェルミ準位差によって活
性層（３）の下部に正孔（４）を蓄積して、下地絶縁層
（２）中に生じる正の固定電荷によって活性層（３）中
に生じるｎ型反転を補償する。
Description
【０００１】
【産業上の利用分野】本発明は、貼り合わせＳＯＩ基板
を用いることに特徴を有する半導体装置とその製造方法
に関する。
を用いることに特徴を有する半導体装置とその製造方法
に関する。
【０００２】
【従来の技術】近年、ソフトエラー対策や高耐圧化のた
めにＳＯＩ基板が多用されるようになってきた。特に、
貼り合わせＳＯＩ基板は、活性層となる基板の結晶性が
通常のウェハと同様に優れており、従来通常のウェハに
用いていた製造工程を変更することなく適用できるとい
うメリットを有している。
めにＳＯＩ基板が多用されるようになってきた。特に、
貼り合わせＳＯＩ基板は、活性層となる基板の結晶性が
通常のウェハと同様に優れており、従来通常のウェハに
用いていた製造工程を変更することなく適用できるとい
うメリットを有している。
【０００３】
【発明が解決しようとする課題】ところが、活性層とし
て低濃度のｐ型の基板を用いる半導体装置に、ＳＯＩ基
板を用いると、活性層の下部がｎ型に反転されやすいと
いう問題があった。図３は、従来のＳＯＩ基板のｎ型反
転の説明図である。この図において、１１は半導体支持
基板、１２はＳｉＯ2 層、１３は固定電荷、１４はｎ型
反転層、１５はｐ型活性層用半導体基板である。
て低濃度のｐ型の基板を用いる半導体装置に、ＳＯＩ基
板を用いると、活性層の下部がｎ型に反転されやすいと
いう問題があった。図３は、従来のＳＯＩ基板のｎ型反
転の説明図である。この図において、１１は半導体支持
基板、１２はＳｉＯ2 層、１３は固定電荷、１４はｎ型
反転層、１５はｐ型活性層用半導体基板である。
【０００４】この図に示されるように、半導体支持基板
１１とｐ型活性層用半導体基板１５を、ＳｉＯ2 層１２
を介して貼り合わせた貼り合わせＳＯＩ基板において
は、ＳｉＯ2 層１２中に生じる正の固定電荷１３によっ
て、ｐ型活性層用半導体基板１５の下部にｎ型反転層１
４を生じ、このｐ型活性層用半導体基板１５に集積回路
を形成する場合に、支障を生じることがあり、特に、ｐ
型活性層用半導体基板１５が１０16ｃｍ-3以下の低不純
物濃度の場合に顕著であった。
１１とｐ型活性層用半導体基板１５を、ＳｉＯ2 層１２
を介して貼り合わせた貼り合わせＳＯＩ基板において
は、ＳｉＯ2 層１２中に生じる正の固定電荷１３によっ
て、ｐ型活性層用半導体基板１５の下部にｎ型反転層１
４を生じ、このｐ型活性層用半導体基板１５に集積回路
を形成する場合に、支障を生じることがあり、特に、ｐ
型活性層用半導体基板１５が１０16ｃｍ-3以下の低不純
物濃度の場合に顕著であった。
【０００５】この正の固定電荷によってｎ型反転層が発
生するのを防ぐため、従来、次の方法が提案されてい
た。
生するのを防ぐため、従来、次の方法が提案されてい
た。
【０００６】図４は、従来のＳＯＩ基板のｎ型反転を防
ぐ方法の説明図であり、（Ａ）は第１の方法、（Ｂ）は
第２の方法を示している。この図において、２１，３１
は半導体支持基板、２２，３２はＳｉＯ2 層、２３，３
３は固定電荷、２４は高不純物濃度領域、２５，３４は
ｐ型活性層用半導体基板、３５はバイアス電源である。
ぐ方法の説明図であり、（Ａ）は第１の方法、（Ｂ）は
第２の方法を示している。この図において、２１，３１
は半導体支持基板、２２，３２はＳｉＯ2 層、２３，３
３は固定電荷、２４は高不純物濃度領域、２５，３４は
ｐ型活性層用半導体基板、３５はバイアス電源である。
【０００７】第１の方法（図４（Ａ）参照） この方法においては、半導体支持基板２１の上に、Ｓｉ
Ｏ2 層２２を介して、下部にｐ型高不純物濃度領域２４
を有するｐ型活性層用半導体基板２５を貼り合わせるこ
とによってｎ型反転層の発生を防いでいる。この方法に
よると、ＳｉＯ2 層２２中に固定電荷２３が生じて、ｐ
型活性層用半導体基板２５の下部にｎ型キャリアを誘起
しても、ｐ型高不純物濃度領域２４にそれ以上の濃度で
ｐ型キャリアを有しているため、ｎ型に反転することが
防がれる。
Ｏ2 層２２を介して、下部にｐ型高不純物濃度領域２４
を有するｐ型活性層用半導体基板２５を貼り合わせるこ
とによってｎ型反転層の発生を防いでいる。この方法に
よると、ＳｉＯ2 層２２中に固定電荷２３が生じて、ｐ
型活性層用半導体基板２５の下部にｎ型キャリアを誘起
しても、ｐ型高不純物濃度領域２４にそれ以上の濃度で
ｐ型キャリアを有しているため、ｎ型に反転することが
防がれる。
【０００８】ｐ型活性層用半導体基板２５の下部にｐ型
高不純物濃度領域２４を形成する方法としては、ｐ型活
性層用半導体基板２５を貼り合わせる前に片面にｐ型不
純物を高濃度に導入する方法や、貼り合わせた後にｐ型
活性層用半導体基板２５側からｐ型不純物をイオン注入
する方法が考えられる。
高不純物濃度領域２４を形成する方法としては、ｐ型活
性層用半導体基板２５を貼り合わせる前に片面にｐ型不
純物を高濃度に導入する方法や、貼り合わせた後にｐ型
活性層用半導体基板２５側からｐ型不純物をイオン注入
する方法が考えられる。
【０００９】いずれにしても、この方法には、ｐ型活性
層用半導体基板２５の下部にｐ型不純物を高濃度で導入
する工程が新たに加わるという問題がある。
層用半導体基板２５の下部にｐ型不純物を高濃度で導入
する工程が新たに加わるという問題がある。
【００１０】第２の方法（図４（Ｂ）参照） この方法においては、半導体支持基板３１側に、素子を
形成するｐ型活性層用半導体基板３４よりも負の電圧を
加えることによって、ｎ型反転層の発生を防いでいる。
形成するｐ型活性層用半導体基板３４よりも負の電圧を
加えることによって、ｎ型反転層の発生を防いでいる。
【００１１】この方法には、ｐ型活性層用半導体基板３
４と半導体支持基板３１との間に、集積回路の機能に係
わりがない余計なバイアス電源３５を必要とするという
問題がある。
４と半導体支持基板３１との間に、集積回路の機能に係
わりがない余計なバイアス電源３５を必要とするという
問題がある。
【００１２】したがって、これらの従来の技術では、ｐ
型低濃度半導体基板を必要とする集積回路を製造するこ
とが困難である。本発明は、以上の点に鑑み、余計な工
程や電源を用いることなく、ｎ型反転が発生しないｐ型
ＳＯＩ基板を用いた半導体装置を提供することを目的と
する。
型低濃度半導体基板を必要とする集積回路を製造するこ
とが困難である。本発明は、以上の点に鑑み、余計な工
程や電源を用いることなく、ｎ型反転が発生しないｐ型
ＳＯＩ基板を用いた半導体装置を提供することを目的と
する。
【００１３】
【課題を解決するための手段】本発明にかかる半導体装
置においては、活性層側に１０16ｃｍ-3以下のｐ型不純
物濃度の基板を用い、支持基板側に１０18ｃｍ-3以上の
ｐ型不純物濃度の基板を用いた貼り合わせＳＯＩ基板を
用いた構成を採用した。
置においては、活性層側に１０16ｃｍ-3以下のｐ型不純
物濃度の基板を用い、支持基板側に１０18ｃｍ-3以上の
ｐ型不純物濃度の基板を用いた貼り合わせＳＯＩ基板を
用いた構成を採用した。
【００１４】また、本発明にかかる半導体装置の製造方
法においては、１０16ｃｍ-3以下のｐ型不純物濃度の基
板と、１０18ｃｍ-3以上のｐ型不純物濃度の基板を絶縁
体層を介して貼り合わせる工程と、該１０16ｃｍ-3以下
のｐ型不純物濃度の基板を活性層とし、該１０18ｃｍ-3
以上のｐ型不純物濃度の基板を支持基板にする工程を採
用した。
法においては、１０16ｃｍ-3以下のｐ型不純物濃度の基
板と、１０18ｃｍ-3以上のｐ型不純物濃度の基板を絶縁
体層を介して貼り合わせる工程と、該１０16ｃｍ-3以下
のｐ型不純物濃度の基板を活性層とし、該１０18ｃｍ-3
以上のｐ型不純物濃度の基板を支持基板にする工程を採
用した。
【００１５】
【作用】図１は、本発明のＳＯＩ基板のｎ型反転を防ぐ
方法の原理説明図である。この図において、１は支持基
板、２はＳｉＯ2 層、３はｐ型活性層用半導体基板、４
は正孔、ＥC は伝導帯、Ｅi は真性フェルミ準位、ＥF
はフェルミ準位、ＥV は価電子帯である。
方法の原理説明図である。この図において、１は支持基
板、２はＳｉＯ2 層、３はｐ型活性層用半導体基板、４
は正孔、ＥC は伝導帯、Ｅi は真性フェルミ準位、ＥF
はフェルミ準位、ＥV は価電子帯である。
【００１６】この図は、ｐ型不純物濃度が高い支持基板
１と、ＳｉＯ2 層２と、ｐ型活性層用半導体基板３のエ
ネルギーバンド図を示しており、ＥC は伝導帯、Ｅi は
真性フェルミ準位、ＥF はフェルミ準位、ＥV は価電子
帯である。
１と、ＳｉＯ2 層２と、ｐ型活性層用半導体基板３のエ
ネルギーバンド図を示しており、ＥC は伝導帯、Ｅi は
真性フェルミ準位、ＥF はフェルミ準位、ＥV は価電子
帯である。
【００１７】支持基板１とｐ型活性層用半導体基板３の
間に大きな不純物濃度差があるため、両者の仕事関数が
異なり、ｐ型活性層用半導体基板３下部、すなわちＳｉ
Ｏ2層２に接する面で価電子帯ＥV の上端が傾き、この
部分に正孔４が蓄積されてｎ型反転が生じにくくなる。
間に大きな不純物濃度差があるため、両者の仕事関数が
異なり、ｐ型活性層用半導体基板３下部、すなわちＳｉ
Ｏ2層２に接する面で価電子帯ＥV の上端が傾き、この
部分に正孔４が蓄積されてｎ型反転が生じにくくなる。
【００１８】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図２は、第１実施例のＳＯＩ基板のｎ型
反転を防ぐ方法の説明図である。この図において使用し
た符号は図１において同符号を付して説明したものと同
様である。
反転を防ぐ方法の説明図である。この図において使用し
た符号は図１において同符号を付して説明したものと同
様である。
【００１９】この第１実施例においては、支持基板１の
ｐ型不純物濃度は１０19ｃｍ-3であり、ｐ型活性層用半
導体基板３のｐ型不純物濃度は１０15ｃｍ-3にしている
が、この濃度差によって、支持基板１の真性フェルミ準
位Ｅi とフェルミ準位ＥF の差が０．５ｅｖ、ｐ型活性
層用半導体基板３の真性フェルミ準位Ｅi とフェルミ準
位ＥF の差が０．２９ｅｖとなり、両者間のフェルミ準
位ＥF の差が約２ｅＶとなる。
ｐ型不純物濃度は１０19ｃｍ-3であり、ｐ型活性層用半
導体基板３のｐ型不純物濃度は１０15ｃｍ-3にしている
が、この濃度差によって、支持基板１の真性フェルミ準
位Ｅi とフェルミ準位ＥF の差が０．５ｅｖ、ｐ型活性
層用半導体基板３の真性フェルミ準位Ｅi とフェルミ準
位ＥF の差が０．２９ｅｖとなり、両者間のフェルミ準
位ＥF の差が約２ｅＶとなる。
【００２０】つまり、ｐ型活性層用半導体基板３と支持
基板１の間に不純物濃度差がない場合に比較して０．２
Ｖのバイアス電圧を加えたものと等価である。下地のＳ
ｉＯ2 層２の厚さを５０００Åとすると、０．２Ｖのバ
イアス電圧によってｐ型活性層用半導体基板３に蓄積さ
れる正電荷は４．６×１０-10 クーロンｃｍ-2となる。
基板１の間に不純物濃度差がない場合に比較して０．２
Ｖのバイアス電圧を加えたものと等価である。下地のＳ
ｉＯ2 層２の厚さを５０００Åとすると、０．２Ｖのバ
イアス電圧によってｐ型活性層用半導体基板３に蓄積さ
れる正電荷は４．６×１０-10 クーロンｃｍ-2となる。
【００２１】通常ＳｉＯ2 層２の中の正の固定電荷の密
度は１０-11 クーロンｃｍ-2のオーダーであると考えら
れるから、固定電荷の影響は完全に打ち消される。
度は１０-11 クーロンｃｍ-2のオーダーであると考えら
れるから、固定電荷の影響は完全に打ち消される。
【００２２】（第２実施例）この第２の実施例において
は、支持基板１のｐ型不純物濃度は１０18ｃｍ-3であ
り、ｐ型活性層用半導体基板３のｐ型不純物濃度は１０
16ｃｍ-3にしているが、この濃度差によって、支持基板
１とｐ型活性層用半導体基板３のフェルミ準位ＥF の差
が０．１ｅｖとなり、ｐ型活性層用半導体基板３に蓄積
される正電荷は２．３×１０-10 クーロンｃｍ-2とな
り、この場合も、固定電荷の影響は完全に打ち消され
る。
は、支持基板１のｐ型不純物濃度は１０18ｃｍ-3であ
り、ｐ型活性層用半導体基板３のｐ型不純物濃度は１０
16ｃｍ-3にしているが、この濃度差によって、支持基板
１とｐ型活性層用半導体基板３のフェルミ準位ＥF の差
が０．１ｅｖとなり、ｐ型活性層用半導体基板３に蓄積
される正電荷は２．３×１０-10 クーロンｃｍ-2とな
り、この場合も、固定電荷の影響は完全に打ち消され
る。
【００２３】上記の各実施例で説明したように、本発明
は、活性層側に１０16ｃｍ-3以下のｐ型不純物濃度の基
板を用いる場合に特に有効で、この不純物濃度の活性層
のｎ型反転を防ぐためには、支持基板側に１０18ｃｍ-3
以上のｐ型濃度の基板を用いることが必要である。
は、活性層側に１０16ｃｍ-3以下のｐ型不純物濃度の基
板を用いる場合に特に有効で、この不純物濃度の活性層
のｎ型反転を防ぐためには、支持基板側に１０18ｃｍ-3
以上のｐ型濃度の基板を用いることが必要である。
【００２４】また、この半導体装置を実現するために
は、１０16ｃｍ-3以下のｐ型不純物濃度の基板と、１０
18ｃｍ-3以上のｐ型濃度の基板を絶縁体層を介して貼り
合わせ、この１０16ｃｍ-3以下のｐ型不純物濃度の基板
を活性層とし、１０18ｃｍ-3以上のｐ型濃度の基板を支
持基板にするとよい。
は、１０16ｃｍ-3以下のｐ型不純物濃度の基板と、１０
18ｃｍ-3以上のｐ型濃度の基板を絶縁体層を介して貼り
合わせ、この１０16ｃｍ-3以下のｐ型不純物濃度の基板
を活性層とし、１０18ｃｍ-3以上のｐ型濃度の基板を支
持基板にするとよい。
【００２５】
【発明の効果】以上説明したように、本発明によると、
余計な工程や電源を必要とすることなくｎ型反転が生じ
ないｐ型ＳＯＩ基板を提供することが可能になり、半導
体集積回路の高性能化に寄与するところが大きい。
余計な工程や電源を必要とすることなくｎ型反転が生じ
ないｐ型ＳＯＩ基板を提供することが可能になり、半導
体集積回路の高性能化に寄与するところが大きい。
【図１】本発明のＳＯＩ基板のｎ型反転を防ぐ方法の原
理説明図である。
理説明図である。
【図２】第１実施例のＳＯＩ基板のｎ型反転を防ぐ方法
の説明図である。
の説明図である。
【図３】従来のＳＯＩ基板のｎ型反転の説明図である。
【図４】従来のＳＯＩ基板のｎ型反転を防ぐ方法の説明
図であり、（Ａ）は第１の方法、（Ｂ）は第２の方法を
示している。
図であり、（Ａ）は第１の方法、（Ｂ）は第２の方法を
示している。
１ 支持基板 ２ ＳｉＯ2 層 ３ ｐ型活性層用半導体基板 ４ 正孔 ＥC 伝導帯 Ｅi 真性フェルミ準位 ＥF フェルミ準位 ＥV 価電子帯
Claims (2)
- 【請求項１】 活性層側に１０16ｃｍ-3以下のｐ型不純
物濃度の基板を用い、支持基板側に１０18ｃｍ-3以上の
ｐ型不純物濃度の基板を用いた貼り合わせＳＯＩ基板を
用いたことを特徴とする半導体装置。 - 【請求項２】 １０16ｃｍ-3以下のｐ型不純物濃度の基
板と、１０18ｃｍ-3以上のｐ型不純物濃度の基板を絶縁
体層を介して貼り合わせる工程と、該１０16ｃｍ-3以下
のｐ型不純物濃度の基板を活性層とし、該１０18ｃｍ-3
以上のｐ型不純物濃度の基板を支持基板にする工程を含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271330A JPH06120458A (ja) | 1992-10-09 | 1992-10-09 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271330A JPH06120458A (ja) | 1992-10-09 | 1992-10-09 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120458A true JPH06120458A (ja) | 1994-04-28 |
Family
ID=17498553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4271330A Withdrawn JPH06120458A (ja) | 1992-10-09 | 1992-10-09 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120458A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0832040A (ja) * | 1994-07-14 | 1996-02-02 | Nec Corp | 半導体装置 |
| US7470956B2 (en) | 2005-04-19 | 2008-12-30 | Sanken Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1992
- 1992-10-09 JP JP4271330A patent/JPH06120458A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0832040A (ja) * | 1994-07-14 | 1996-02-02 | Nec Corp | 半導体装置 |
| US7470956B2 (en) | 2005-04-19 | 2008-12-30 | Sanken Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |