JPH06124074A - 受信パラレルデータ表示回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、ホストコンピュ−タから１フレー
ム分ずつ転送されて来たデータを飛ばすことなく、必ず
全て表示することができる受信パラレルデータ表示回路
を提供することを目的としている。 【構成】 本発明において、ＣＰＵ１３は図示されない
ホストコンピュ−タからのデータ転送終了信号をデータ
転送終了検出回路１２を介して検出する毎に、ドライバ
回路１４−１、１４−２、１５−１、１５−２を制御し
て、受信データ記憶用バッファメモリ１６−１、１６−
２の一方をデータの書き込み用に、他方をデータの読み
出し用に交互に切り替える。これにより、受信データ記
憶用アドレス発生回路１１で受信されたデータは交互に
受信データ記憶用バッファメモリ１６−１、１６−２に
記憶される。又、ＣＰＵ１３は受信データ記憶用バッフ
ァメモリ１６−１、１６−２から交互に読み出したデー
タを表示形式に変換して、これを表示制御回路２によっ
て表示装置３に表示する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は１フレーム分の表示用パ
ラレルデータを受信し、この受信したパラレルデータを
表示装置に表示する受信パラレルデータ表示回路に関す
る。

【０００２】

【従来の技術】従来、ホストコンピュータ等から表示用
のパラレルデータをスレーブ側にある受信パラレルデー
タ表示回路に転送し、この回路により前記パラレルデー
タを表示装置に表示させることが行われている。図６は
上記した従来の受信パラレルデータ表示回路の一例を示
した図である。図示されないホストコンピュータは受信
パラレルデータ表示回路１の受信データ記憶用アドレス
発生回路１１に１フレーム分のデータ１０２を転送し、
確定データを転送した時点で入力データ要求１０１を同
受信データ記憶用アドレス発生回路１１に出力する。こ
の時、ＣＰＵ１３はドライバ切替タイミング回路１７を
制御して、バッファメモリのドライバ回路１４を開と
し、バッファメモリのドライバ回路１５を閉とする制御
を行っている。

【０００３】受信データ記憶アドレス発生回路１１は前
記した入力データ要求１０１を受信すると、その後送ら
れてくるデータ１０２を記憶させるための書き込みアド
レスを発生し、この書き込みアドレスと共にデータ１０
２をバッファメモリのドライバ回路１４を介して受信デ
ータ記憶用バッファメモリ１６に送り、前記データ１０
２をこのメモリ１６に記憶する。ここで、図７は上記し
たデータの受信とその記憶タイミン等を示したタイムチ
ャートである。受信データ記憶用アドレス発生回路１１
は図７（Ａ）のイのタイミングでホストコンピュータか
らデータ１０２を受信する。受信データ記憶用バッファ
メモリ１６は図７の（Ｂ）のロに示したタイミングでデ
ータ１０２を記憶する。

【０００４】受信データ記憶用アドレス発生回路１１は
１フレーム分のデータ１０２を正常に受信すると、デー
タを受信したことを知らせる応答信号１０３を図示され
ないホストコンピュータに出力する。これを受けたホス
トコピュータは上記したデータ転送終了検出回路１２に
データの転送終了を知らせるストローブ信号１０４を図
７の（Ｃ）のハで示したタイミングで出力する。データ
転送終了検出回路１２はデータの転送終了信号を検出す
ると、これをＣＰＵ１３に知らせる。これにより、ＣＰ
Ｕ１３はドライバ切替タイミング回路１１を制御してバ
ッファメモリのドライバ回路１４を閉とし、バッファメ
モリのドライバ回路１５を開とする制御を行った後、受
信データ記憶用バッファメモリ１６に記憶されている１
フレーム分の受信データを読み出す。ＣＰＵ１３は図７
（Ｄ）のニで示したタイミングで、前記読み出したデー
タを表示形式のデータに変換する処理を行い、変換し終
わったデータを表示制御回路２に出力する。表示制御回
路２は入力される表示形式のデータを表示装置３の画面
上に表示する。

【０００５】ここで、図７（Ｄ）のニのタイミングでＣ
ＰＵ１３が図７（Ａ）のイのタイミングで受信したデー
タを表示形式に変換している時に、図７（Ａ）のホのタ
イミングで次の１フレーム分のデータ１０２が図示され
ないホストコンピュータから受信データ記憶用アドレス
発生回路１１に転送されても、前記ＣＰＵ１３は先に受
信した１フレーム分のデータを表示形式に変換し終わる
までは、バッファメモリのドライバ回路１４を閉とし、
バッファメモリのドライバ回路１５を開とする状態を維
持するため、結局、図７（Ａ）のホのタイミングで受信
した１フレーム分のデータは受信データ記憶用バッファ
メモリ１６に記憶されないことになる。それにも拘ら
ず、受信データ記憶用アドレス発生回路１１はホストコ
ンピュータから入力データ要求１０１を受けた時に送ら
れてくるデータ１０２を正常に受信してしまうと、デー
タの受信終了を示す応答信号１０３を前記ホストコンピ
ュータに返送してしまう。このため、ホストコンピュー
タは図７（Ａ）のロのタイミングで転送した受信データ
を受信パラレル表示回路１１が表示装置３に表示したも
のと見做してしまい、従って、前記ホストコンピュ−タ
が認識することなく、表示装置３に１フレーム分のデー
タが表示されずに飛ばされてしまうという不具合が発生
する。

【０００６】

【発明が解決しようとする課題】従来の受信パラレルデ
ータ表示回路では、受信した１フレーム分のデータを記
憶するメモリが１個のため、このメモリに記憶された前
記受信データを読み出して表示形式に変換している最中
に、次の１フレーム分のデータを受信しても、これを前
記メモリに記憶することができないため、結局、次の１
フレーム分の受信データを表示することができないとい
う欠点があった。しかも、前記受信データを転送する側
のホストコンピュ−タは１フレーム分の転送データが正
常に受信されたことを示す応答信号を貰うだけであるた
め、転送したデータが表示されたか否かは分からず、結
局、１フレーム分のデータがホストコンピュ−タが認識
することなく表示されずに飛ばされてしまうという欠点
があった。

【０００７】そこで本発明は上記の欠点を除去し、ホス
トコンピュ−タから１フレーム分ずつ転送されて来たデ
ータを飛ばすことなく、必ず全て表示することができる
受信パラレルデータ表示回路を提供することを目的とし
ている。

【０００８】

【課題を解決するための手段】本発明は１フレーム分の
パラレルデータを順次受信して、これら受信データを表
示装置に表示する受信パラレルデータ表示回路におい
て、受信したパラレルデータを記憶する第１、第２のメ
モリと、前記パラレルデータの送信元から出力される１
フレーム分のデータ転送終了信号を検出する検出手段
と、この検出手段によって前記データ転送終了信号を検
出する毎に、前記第１、第２のメモリを交互に一方をデ
ータ書き込み用に、他方をデータ読み出し用に切り替え
る切替手段と、受信データの書き込み用となった第１の
メモリ又は第２のメモリのいずれかに受信データを記憶
させる記憶制御手段と、読み出し用となった第１のメモ
リ又は第２のメモリのいずれかから受信データを読み出
して、これを表示形式に変換する読出手段とを具備した
構成を有する。

【０００９】

【作用】本発明の受信パラレルデータ表示回路におい
て、第１、第２のメモリは受信したパラレルデータを記
憶する。検出手段は前記パラレルデータの送信元から出
力される１フレーム分のデータ転送終了信号を検出す
る。切替手段は前記検出手段によって前記データ転送終
了信号を検出する毎に、前記第１、第２のメモリを交互
にデータ書き込み用、データ読み出し用に切り替える。
記憶制御手段は受信データの書き込み用となった第１の
メモリ又は第２のメモリのいずれかに受信データを記憶
させる。読出手段は読み出し用となった第１のメモリ又
は第２のメモリのいずれかから受信データを読み出し
て、これを表示形式に変換する。

【００１０】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明の受信パラレルデータ表示回路の
一実施例を示したブロック図である。１は図示されない
ホストコンピュ−タから１フレーム分ずつ送られてくる
パラレルデータを受信した後、一旦これを記憶し、その
後、前記受信データを表示形式に変換して表示装置３に
表示する受信パラレルデータ表示回路、２は受信パラレ
ルデータ表示回路１から入力される表示形式のデータを
表示装置３に表示する制御を行う表示制御回路、３は文
字や図形或いは各種記号等を表示する表示装置である。
１１は１フレーム分のデータ１０２を受信すると、この
受信データの記憶用アドレスを発生する受信データ記憶
用アドレス発生回路、１２は前記データ１０２が転送中
であるのか或いは転送が終了したのかを検出してこれを
ＣＰＵ１３に知らせるデータ転送終了検出回路、１３は
データ１０２の記憶及び読み出し制御及び表示形式への
変換制御等を行うＣＰＵ、１４−１は受信データ記憶用
バッファメモリ１６−１に対する書き込みデータの入切
を行うドライバ回路、１４−２は受信データ記憶用バッ
ファメモリ１６−２に対する書き込みデータの入切を行
うドライバ回路、１５−１は受信データ記憶用バッファ
メモリ１６−１から読み出す読み出しデータの入切を行
うドライバ回路、１５−２は受信データ記憶用バッファ
メモリ１６−２から読み出す読み出しデータの入切を行
うドライバ回路、１６−１、１６−２は受信データ記憶
用アドレスデータ発生回路１１により受信したデータ
を、交互に記憶する受信データ記憶用バッファメモリ、
１７はドライバ回路１４−１、１４−２、１５−１、１
５−２の開閉を切り替えるドライバ切替タイミング回路
であり、これら１１〜１７で示される各回路は受信パラ
レルデータ表示回路１を構成している。

【００１１】次に本実施例の動作について説明する。図
示されないホストコンピュータは受信パラレルデータ表
示回路１の受信データ記憶用アドレス発生回路１１に１
フレーム分のデータ１０２を図２（Ｂ）のように転送
し、確定データを転送した時点で入力データ要求１０１
を図２（Ｃ）のイで示すタイミングで同受信データ記憶
用アドレス発生回路１１に出力する。尚、この入力デー
タ要求１０１の立ち下がりタイミングがデータ１０２の
確定を意味している。当初ＣＰＵ１３はドライバ切替タ
イミング回路１７を制御してドライバ回路１４−１、１
５−２を開とし、ドライバ１４−２、１５−１を閉とす
る制御を行っているものとする。受信データ記憶用アド
レス発生回路１１は入力データ要求１０１が立ち下がる
と、このタイミングで１フレーム分のデータ１０２を受
信し、この受信したデータの書き込み用アドレスを発生
して、このアドレスと共に前記データをドライバ回路１
４−１を介して受信データ記憶用バッファメモリ１６−
１に出力する。これにより、受信データ記憶用バッファ
メモリ１６−１は入力される前記１フレーム分のデータ
を記憶する。ところで、前記入力データ１０２が図２
（Ｃ）のイで示すタイミングで立ち上がると、図２
（Ｄ）のロで示すように前記ホストコンピュ−タからデ
ータ転送終了を示すストローブ信号１０４がデータ転送
終了検出回路１２に出力される。尚、図２（Ａ）は１フ
レーム分のデータ１０２を受信パラレルデータ表示回路
１が受信している期間を示している。受信パラレルデー
タ表示回路１の前記データ転送終了検出回路１２は、ス
トローブ信号１０４が立ち下がると、データ転送終了を
ＣＰＵ１３に知らせる。これにより、ＣＰＵ１３はドラ
イバ切替タイミング回路１７を制御して、ドライバ回路
１４−１、１５−２を閉、ドライバ回路１４−２、１５
−１を開とする制御を行う。

【００１２】ここで、図３は上記したデータ１０２の受
信とその記憶タイミング等を示したタイムチャートであ
る。受信データ記憶用アドレス発生回路１１は図３
（Ａ）のイのタイミングでホストコンピュータからデー
タ１０２を受信する。受信データ記憶用バッファメモリ
１６−１は図３（Ｂ）のロに示したタイミングでデータ
１０２を記憶する。一方、受信データ記憶用アドレス発
生回路１１はデータ１０２を正常に受信すると、受信終
了を知らせる応答信号１０３を図示されないホストコン
ピュータに出力する。これを受けた前記ホストコピュー
タはデータの転送終了を知らせるストローブ信号１０４
を受信パラレルデータ表示回路１のデータ転送終了検出
回路１２に図３（Ｃ）のハで示したタイミングで出力す
る。データ転送終了検出回路１２は前記ストローブ信号
１０４の立ち下がりを検出すると、これをＣＰＵ１３に
知らせる。これにより、ＣＰＵ１３はドライバ切替タイ
ミング回路１１を制御して、上記したようにドライバ回
路１４−１、１５−２を閉とし、ドライバ回路１４−
２、１５−１を開とする制御を行う。その後、ＣＰＵ１
３は受信データ記憶用バッファメモリ１６−１に記憶さ
れている１フレーム分の受信データ１０２を読み出し、
図３（Ｄ）のニで示したタイミングで前記読み出したデ
ータを表示形式のデータに変換する処理を行い、変換し
終わったデータを表示制御回路２に出力する。表示制御
回路２は入力される表示形式のデータを表示装置３の画
面上に表示する。

【００１３】ここで、図３（Ｄ）のニのタイミングでＣ
ＰＵ１３が図３（Ａ）のイのタイミングで受信したデー
タを表示形式に変換している時に、図３（Ａ）のホのタ
イミングで次の１フレーム分のデータ１０２が図示され
ないホストコンピュータから受信データ記憶用アドレス
発生回路１１に転送されると、受信データ記憶用アドレ
ス発生回路１１はこのデータを受信して、応答信号１０
３を前記ホストコンピュータに返送すると共に、受信し
たデータの書き込み用アドレスを発生して、このアドレ
スと共に前記受信データをドライバ回路１４−２を介し
て受信データ記憶用バッファメモリ１６−２に出力す
る。これにより、受信データ記憶用バッファメモリ１６
−２は図３（Ｅ）のヘのタイミングで前記受信したデー
タを記憶する。その後、データ転送終了検出回路１２は
図３（Ｆ）のトのタイミングで前記図３（Ａ）のホのタ
イミングで受信した１フレーム分のデータの転送終了を
知らせるストローブ信号１０４の立ち下がりを検出し
て、これをＣＰＵ１３に出力する。その時、ＣＰＵ１３
は図３（Ｄ）のニのタイミングで行っていた受信データ
の表示形式への変換処理を終了しているため、前記デー
タ転送終了検出回路１２から前記データ転送の終了検出
を図３（Ｆ）のトのタイミングで知らされると、ドライ
バ切替タイミング回路１７を制御して、ドライバ回路１
４−１、１５−２を開、ドライバ回路１４−２、１５−
１を閉とする制御を行う。その後、ＣＰＵ１３は受信デ
ータ記憶用バッファメモリ１６−２に記憶されている図
３（Ａ）のホで示したタイミングで受信したデータをド
ライバ回路１５−２を介して読みだして、これを表示形
式のデータに図３（Ｇ）のチのタイミングで変換した
後、表示制御回路２に出力する。表示制御回路２は入力
された表示データを表示装置３に表示する。以下同様
で、ＣＰＵ１３は受信データ記憶用バッファメモリ１６
−１、１６−２を書き込み用、読み出し用に交互に切り
替えて、受信データ記憶用アドレス発生回路１１で受信
したデータを交互に前記バッファメモリ１６−１、１６
−２に記憶させる。

【００１４】図４は上記したＣＰＵ１３の回路立ち上げ
時等に行う動作を示したフローチャートである。ステッ
プ４０１にて受信パラレルデータ表示回路１の各部を初
期化した後、ステップ４０２にてドライバ回路１４−
１、１５−２を開、ドライバ回路１４−２、１５−１を
閉とするバッファメモリの初期設定を行った後、アイド
ルループに抜ける。

【００１５】図５はＣＰＵ１３がデータ転送終了検出回
路１２を介して図示されないホストコンピュータからの
データ転送終了を検出した後の処理を示したフローチャ
ートである。まず、ステップ５０１にてＣＰＵ１３はそ
の直前まで書き込み用のバッファメモリであったものを
読み出し用に、逆にその直前まで読み出し用のバッファ
メモリであったものを書き込み用のバッファメモリにド
ライバ切り替えタイミング回路１７を制御して切り替え
る制御を行う。次にＣＰＵ１３はステップ５０２に進ん
で、読み出し用になったバッファメモリから１フレーム
分の受信データを読み出して、これを表示用のデータに
変換した後、ステップ５０３へ進む。ステップ５０３に
てＣＰＵ１３は上記変換して得た表示用データを表示制
御回路部２に出力することにより、前記表示用データを
表示装置３に表示する制御を行って、処理を終了する。

【００１６】本実施例によれば、受信データ記憶用バッ
ファメモリを１６−１、１６−２で示す如く、二重に備
えており、一方を書き込み用にした場合、他方を読み出
し用にする切り替えを交互に行って、受信データ記憶用
アドレス発生回路１１で受信した１フレーム分のデータ
を前記バッファメモリ１６−１、１６−２に交互に書き
込む構成としているため、読み出し用のバッファメモリ
から受信データを読み出して、これを表示形式に変換し
ている最中に、前記受信データ記憶用アドレス発生回路
１１が次の１フレーム分のデータを受信しても、このデ
ータは必ずその時書き込み用として確保されているバッ
ファメモリに記憶させることができる。このため、従来
のように受信データ記憶用アドレス発生回路１１による
データ１０２の受信間隔が短い場合でも、必ず全ての受
信データを受信データ記憶用バッファメモリ１６−１又
は１６−２のいずれかに記憶することができるため、図
示されないホストコンピュータから転送されてきたデー
タは１画面も消失することなく、全て表示装置３に表示
させることができる。

【００１７】

【発明の効果】以上記述した如く本発明の受信パラレル
データ表示回路によれば、ホストコンピュ−タから１フ
レーム分ずつ転送されて来たデータを飛ばすことなく、
必ず全て表示することができる。

【図面の簡単な説明】

【図１】本発明の受信パラレルデータ表示回路の一実施
例を示したブロック図。

【図２】図１に示した受信データ記憶用アドレス発生回
路におけるデータ及び制御信号の送受信タイミングを示
したタイムチャート。

【図３】図１に示したＣＰＵによる受信データの記憶／
読み出し及び変換タイミングを示したタイムチャート。

【図４】図１に示したＣＰＵによる回路立ち上げ時等に
行われる処理を示したフローチャート。

【図５】図１に示したＣＰＵがデータ転送終了検出回路
を介して図示されないホストコンピュータからのデータ
転送終了を検出した後の処理を示したフローチャート。

【図６】従来の受信パラレルデータ表示回路の一例を示
したブロック図。

【図７】図６に示した回路におけるデータの受信、記憶
及び変換タイミングを示したタイムチャート。

【符号の説明】

１…受信パラレルデータ表示回路 ２…表示制御回
路 ３…表示装置 １１…受信データ記憶用アドレス発生回路 １２…データ転送終了検出回路 １３…ＣＰＵ １４−１、１４−２、１５−１、１５−２…ドライバ回
路 １６−１、１６−２…受信データ記憶用バッファメモリ １７…ドライバ切替タイミング回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 １フレーム分のパラレルデータを順次受
   信して、これら受信データを表示装置に表示する受信パ
   ラレルデータ表示回路において、受信したパラレルデー
   タを記憶する第１、第２のメモリと、前記パラレルデー
   タの送信元から出力される１フレーム分のデータ転送終
   了信号を検出する検出手段と、この検出手段によって前
   記データ転送終了信号を検出する毎に、前記第１、第２
   のメモリを交互に一方をデータ書き込み用に、他方をデ
   ータ読み出し用に切り替える切替手段と、受信データの
   書き込み用となった第１のメモリ又は第２のメモリのい
   ずれかに受信データを記憶させる記憶制御手段と、読み
   出し用となった第１のメモリ又は第２のメモリのいずれ
   かから受信データを読み出して、これを表示形式に変換
   する読出手段とを具備したことを特徴とする受信パラレ
   ルデータ表示回路。