JPH06125013A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH06125013A
JPH06125013A JP5077697A JP7769793A JPH06125013A JP H06125013 A JPH06125013 A JP H06125013A JP 5077697 A JP5077697 A JP 5077697A JP 7769793 A JP7769793 A JP 7769793A JP H06125013 A JPH06125013 A JP H06125013A
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insulating film
layer
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semiconductor substrate
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Yuji Fukazawa
雄二 深澤
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Toshiba Corp
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Abstract

(57)【要約】 【目的】 電気特性に優れ、高集積化に対応できる半導
体装置の構造及び製造工程の簡単な多層配線構造を有す
る半導体装置の製造方法を提供する。 【構成】半導体基板１０上に下層の配線２と少なくとも
１層の層間絶縁膜３を介して上層の配線４を形成する。
上層の配線４を被覆するように上層の絶縁膜５を形成す
る。そして、上層及び下層の配線の間にダミー配線２０
を挿入する。このダミー配線を含めて上層及び下層の配
線に絶縁膜５の上からコンタクト孔９を形成し、ここに
接続配線７を充填する。この接続配線が上層の配線と下
層の配線を確実に電気的接続する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高集積化された半導体
装置の多層配線構造及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】ＩＣやＬＳＩ等の半導体装置の高密度、
高集積化が著しく進み、それにつれて配線構造も多層構
造が多く採用されている。この様な配線構造の多層化
は、配線面積を減少させてチップの増大化を防止し、平
均配線長を短くして配線抵抗による動作速度の遅延を抑
制し、自動配置配線等を可能にすることができる。以
下、従来の半導体装置の多層配線構造及びその製造工程
を２層Ａｌ配線構造を例に説明する。図１１は、半導体
基板上の多層配線構造を示す断面図である。シリコン半
導体基板１０上にはＳｉＯ2 膜などからなる絶縁膜１を
介してＡｌなどの下層の配線２を形成する。下層の配線
２は、ＳｉＯ2 やその他の材料からなる下層の絶縁膜３
で被覆される。この絶縁膜は、その上にさらに上層の配
線を設けなければならないので、必要により平坦化す
る。平坦化には、通常ガラスフロー法やエッチバック法
など既存の技術を用いる。この後、フォトリソグラフィ
及びエッチングによって下層の絶縁膜３にコンタクト孔
９を形成する。この後Ａｌ膜を下層の絶縁膜３及びコン
タクト孔９にスパッタリング法などにより堆積し、パタ
ーニングして上層の配線４を形成する。そして、この上
にＰＳＧやＣＶＤＳｉＯ2 などの上層の絶縁膜５を堆積
させる（図１１（ａ））。
【０００３】配線が２層の場合にはこの上層の絶縁膜５
は、保護絶縁膜となるが、さらに層を重ねるなら、この
絶縁膜は層間絶縁膜となる。その場合は、上層の絶縁膜
５にコンタクト孔を形成し、第３の配線やさらに絶縁膜
を介して第４、第５の配線を形成する。また、他の方法
としては、下層の絶縁膜３にコンタクト孔を形成して下
層の配線２をコンタクト孔内に露出させる。そして、コ
ンタクト孔内に接続配線７となるタングステンを選択成
長させ、この後下層の絶縁膜３にＡｌ膜を堆積し、パタ
ーニングして上層の配線４を形成する方法がある。上層
の配線４の上にはさらに、ＣＶＤＳｉＯ2 などの上層の
絶縁膜５を施す（図１１（ｂ））。配線をさらに重ねる
場合には、前記の例と同様に層間絶縁膜を形成する度に
コンタクト孔を形成し、ここに接続配線を堆積してい
く。このコンタクト孔を形成する他の従来例では、下層
の配線がゲート電極である場合に、このゲート電極と上
層の配線を電気的に接続する方法がある（特開昭６３−
１２７５５１号公報参照）。コンタクト孔を上層の配線
の上に形成された上層の絶縁膜からゲート電極まで１度
に形成する方法である。このコンタクト孔内には例え
ば、タングステン（Ｗ）の選択成長により接続配線を成
長させる。
【０００４】
【発明が解決しようとする課題】多層配線構造における
配線間の接続は、従来から前述のような方法で行われて
いた。しかし、例えば、図１１（ａ）に示すコンタクト
孔形成後スパッタリング法によって上層の配線を形成す
る方法では、コンタクト孔内にＡｌが均一に形成され
ず、配線の段切れが起こり、配線不良が問題となってい
る。この傾向は半導体装置の微細化が進んで、コンタク
ト孔の口径が小さくなり、さらに、多層配線の積層数が
増えていわゆるアスペクト比が増大するに連れて著しく
なる。また、図１１（ｂ）に示す選択成長による接続配
線を利用する方法では、コンタクト孔内に接続配線とな
るタングステンを選択成長させる際に、Ａｌとの密着性
を良くするためにタングステン表面をＡｒイオンで処理
した後上層の配線となるＡｌ膜を形成しているが、この
Ａｒイオン照射により半導体装置を構成するトランジス
タのゲート酸化膜が破壊される事がある。
【０００５】さらに、前記他の従来例の上層の絶縁膜か
らゲート酸化膜までコンタクト孔を１度に形成する方法
では、接続配線を用いても成長と同時に上層の配線と下
層の配線とは接続されてしまうので上記のような問題は
生じないが、この場合は、次のような問題がある。図１
２は、この方法を説明する半導体装置の半導体基板の部
分断面図である。コンタクト孔９を形成するには、フォ
トエッチングにより、上層の絶縁膜５、上層の配線４及
び下層の絶縁膜３をエッチングして、下層の配線２の表
面を露出させる。そして、このコンタクト孔９内にタン
グステンの接続配線７を選択成長させる。この時コンタ
クト孔９内に露出している上層の配線４及び下層の配線
２は、成長種となり、タングステンは、ここから成長し
ていく。しかし、この方法は高集積化が進んでコンタク
ト孔のアスペクト比（深さｄ／幅Ｗ）が１以上に増大す
る半導体装置に適用することは困難である。
【０００６】即ち、この方法では、成長種が２か所に在
るので、上層の配線４の成長種におけるタングステンの
成長が早いと、このタングステンはキャップ７１になっ
てしまい、下層の配線２の成長種からはタングステンが
十分に成長せず、その結果、接続配線７は、２つに別れ
その間に空間が生じることがあった。さらに、従来方法
の問題は、配線の２層間を接続する度にその間の層間絶
縁膜をエッチングしてコンタクト孔を形成していかなけ
ればならなかったので、製造工程数が多くなることであ
った。本発明は、この様な事情によってなされたもので
あり、電気特性に優れ、高集積化に対応できる半導体装
置及び製造工程の簡単な多層配線構造を有する半導体装
置の製造方法を提供する事を目的にしている。
【０００７】
【課題を解決するための手段】本発明は、多層配線の上
下に配置された配線間を電気的に接続するに際し、この
上下に配置された配線間にダミー配線を介在させること
を特徴としている。本発明の半導体装置は多層配線がそ
の上に形成された半導体基板と、前記半導体基板上に形
成されている前記多層配線の任意の下層の配線と、前記
下層の配線が被覆されるように前記半導体基板上に形成
された少なくとも１層からなる下層の絶縁膜と、前記下
層の絶縁膜の上に形成された前記多層配線の任意の上層
の配線と、前記上層の配線を被覆するように前記半導体
基板上に形成された上層の絶縁膜と、前記下層の絶縁膜
中に形成され、前記上層の配線と前記半導体基板表面又
は前記下層の配線との間に配置されているダミー配線
と、前記上層の絶縁膜、前記上層の配線、前記ダミー配
線及び前記下層の絶縁膜を通し、前記半導体基板表面又
は前記下層の配線が露出するように形成され、その側壁
において前記上層の配線及び前記ダミー配線が露出して
いるコンタクト孔内に充填していて前記上層の配線と前
記半導体基板表面又は前記下層の配線とを電気的に接続
する接続配線とを備えていることを特徴としている。
【０００８】前記ダミー配線は、前記多層配線と前記接
続配線を介してのみ電気的に接続していることができ
る。前記ダミー配線は、複数の配線層からなることがで
きる。前記ダミー配線の配線層の内少なくとも１層は、
前記多層配線の内の１層から延在させることができる。
前記上層の配線又は前記下層の配線もしくはその双方に
はバイパスが形成されており、前記コンタクト孔は、そ
のバイパスに形成させることができる。また、本発明の
半導体装置の製造方法は、半導体基板に下層の配線を形
成する工程と、前記下層の配線が形成された前記半導体
基板上に絶縁膜を介してダミー配線を形成する工程と、
前記ダミー配線が形成された前記半導体基板上に絶縁膜
を介して上層の配線を形成する工程と、前記上層の配線
を被覆するように前記半導体基板に上層の絶縁膜を形成
する工程と、前記上層の絶縁膜、前記上層の配線、前記
上層の配線と下層の配線との間に形成された絶縁膜、前
記ダミー配線を順次エッチングして前記下層の配線又は
前記半導体基板表面を露出させ、前記上層の絶縁膜、前
記上層の配線、前記絶縁膜、前記ダミー配線及び前記下
層の配線又は前記半導体基板表面で囲まれたコンタクト
孔を形成する工程と、前記コンタクト孔内に露出してい
る前記上層の配線、前記ダミー配線及び前記下層の配線
又は前記半導体基板表面上に接続配線を選択成長させる
ことにより前記上層の配線、前記ダミー配線及び前記下
層の配線又は前記半導体基板表面とを電気的に接続する
工程とを備えていることを特徴としている。
【０００９】
【作用】ダミー配線は接続配線が充填される絶縁膜のコ
ンタクト孔内に露出している。このため、接続配線は、
コンタクト孔内において、その内に露出する上層の配線
や下層の配線と同じ様に成長種になってそこからタング
ステンが選択的に成長を始め最終的に配線間が確実に電
気的に接続される。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１乃至図５を参照して第１の実施例を説
明する。図１は、半導体装置の多層配線構造を示す図２
のＡ−Ａ′部分の断面図、図２は、その配線部分を説明
する平面図である。そして、図３乃至図５は、その製造
工程断面図である。基板として、ＭＯＳトランジスタな
どが形成された素子領域（図示せず）を有するシリコン
半導体基板１０を用意する。この基板１０は、熱処理な
どにより形成された、例えば、ＳｉＯ2 のような絶縁膜
１で被覆されている。この絶縁膜１の上に所定の配線パ
ターンを備えたＡｌなどの下層の配線２が形成され、こ
の下層の配線２を被覆するように半導体基板１０の上に
は、例えば、ＣＶＤＳｉＯ2 のような下層の絶縁膜３が
形成されている。下層の絶縁膜３は、少なくとも１層の
絶縁膜からなり、その中にＡｌなどからなるダミー配線
２０が配置されている。下層の絶縁膜３の表面には、所
定の配線パターンを備えたＡｌなどの上層の配線４が形
成されている。この配線は、ＣＶＤＳｉＯ2 のような上
層の絶縁膜５によって被覆保護されている。この構造に
おいて、上層の絶縁膜５から下層の配線２が露出される
まで１通したコンタクト孔９が形成されている。
【００１１】当然ダミー配線２０も少なくとも１部はコ
ンタクト孔に含まれている。そしてこの中に、例えば、
タングステンのような高融点金属の接続配線７が充填し
ていて、上層の配線４と下層の配線２とが電気的に接続
されている。ダミー配線２０は、この実施例ではこの接
続配線７を介して以外に他の配線との電気的な接続は無
く、四角形又は長方形のような形状を有しているが、本
発明は、このような形状に限定されるものではない。次
に、その製造方法について説明する。例えば、Ｐ型など
のシリコン半導体基板１０に絶縁膜１を熱処理などによ
り形成し、その後、その上に約６０００オングストロ−
ム厚のＡｌ膜をスパッタリングなどにより形成し、これ
をパターニングして配線幅が１．２μｍ程度の下層のＡ
ｌ配線２を形成する。その後、この上にＣＶＤ法により
ＳｉＯ2 膜を形成し、これを平坦化して下層の配線２の
上にＣＶＤＳｉＯ2 の層間絶縁膜３１を形成する（図
３）。
【００１２】ついで、層間絶縁膜３１の上に約６０００
オングストロ−ム厚のＡｌ膜をスパッタリングなどによ
り形成し、これをパターニングして配線幅が１．２μｍ
程度のＡｌのダミー配線２０を形成する。その後、ダミ
ー配線２０を被覆するようにＣＶＤ法によりＳｉＯ2 膜
を形成し、これを平坦化してダミー配線２０の上にＣＶ
ＤＳｉＯ2 の層間絶縁膜３２を形成する。ついで、層間
絶縁膜３２の上に約６０００オングストロ−ム厚のＡｌ
膜をスパッタリングなどにより形成し、これをパターニ
ングして配線幅が１．２μｍ程度の上層のＡｌ配線４を
形成する。その後、上層の配線４を被覆するようにＣＶ
ＤＳｉＯ2 の上層の絶縁膜５を形成する（図４）。つい
で、フォトレジスト６を上層の絶縁膜５の上に塗布して
から、フォトリソグラフィによってこれをパターニング
する。そして、このパターニングされたフォトレジスト
６をマスクとし、Ｃｌ2 ガスやＣＨＦ3 ガスを主体にし
たＲＩＥなどの異方性エッチングによって上層の絶縁膜
５の表面から下方へ下層の配線２が露出するまでエッチ
ングを行って、大体１．５μｍ角のコンタクト孔９を形
成する（図５）。図示のように、コンタクト孔９内に
は、それぞれ下層の配線２、ダミー配線２０及び上層の
配線４がその側壁や底面に露出している。これら露出し
た配線部分が選択成長の成長種になる。
【００１３】ついで、フォトレジスト６を除去してか
ら、例えば、６弗化タングステン及び水素ガスを用いた
選択成長法により、ガス圧が約０．２torr、成長時間が
６０分程度でタングステンを前述の成長種から成長させ
ていき、最終的に１つの接続配線７をコンタクト孔９に
形成する（図１）。ダミー配線は、その形状は任意であ
り、又、成長種としての役割を果たすことができれば、
コンタクト孔内にほんの一部露出していても十分であ
る。また、層間絶縁膜３１、３２は下層の絶縁膜３を構
成する。このダミー配線が存在するために、接続配線
は、均一に成長して、図１２に示すようなコンタクト孔
内の上方にタングステンのキャップ７１が形成されず、
電気特性の優れた配線接続が実現できる。又、配線形成
が終了してから必要な箇所に配線間の接続が適宜出来る
ようになる。ダミー配線は、図１のように１層だけでは
なく、２層、３層以上にすることにより、例えば、アス
ペクト比（ｄ／Ｗ）が５以上のゲ−トアレイの多層配線
構造に適用することができる。
【００１４】次に、図６を参照して第２の実施例を説明
する。前記実施例では、ダミー配線は、他の多層配線と
は独立しており、単に接続配線を選択成長させるための
成長種に用いられるものである。この実施例は、ダミー
配線が多層配線の一部を利用することを特徴としてい
る。シリコン半導体基板１０は、ＳｉＯ2 のような絶縁
膜１で被覆されている。この絶縁膜１の上に所定の配線
パターンを備えたＡｌなどの下層の配線２が形成され、
この下層の配線２を被覆するように半導体基板１０の上
には、ＣＶＤＳｉＯ2 のような層間絶縁膜３１が形成さ
れている。層間絶縁膜３１の上には、所定の配線パター
ンを有する第１のダミー配線２１が形成されている。こ
のダミー配線２１の上に層間絶縁膜３２を介して所定の
配線パターンを有する第２のダミー配線２２が形成され
ている。第２のダミー配線２２は、層間絶縁膜３３に被
覆され、その上には、所定の配線パターンを備えたＡｌ
などの上層の配線４が形成されている。この配線はＣＶ
ＤＳｉＯ2 のような上層の絶縁膜５によって被覆保護さ
れている。
【００１５】この構造において、上層の絶縁膜５から下
層の配線２が露出されるまで１通したコンタクト孔９が
形成されている。当然ダミー配線２１、２２も少なくと
も１部はコンタクト孔内壁に露出している。そして、こ
の中に、例えば、タングステンのような高融点金属の接
続配線７が充填されていて、上層の配線４と、第２のダ
ミー配線２２と、第１のダミー配線２１と、下層の配線
２とが電気的に接続されている。ダミー配線は、単なる
選択成長の成長種ではなく、多層配線の一部を構成して
いる。即ち、下層の配線２を多層配線の第１層目のＡｌ
配線とすると、第１のダミー配線は、第２層目のＡｌ配
線であり、第２のダミー配線は、第３層目のＡｌ配線で
あり、上層の配線は第４層目のＡｌ配線である。そし
て、この実施例では、４層の多層配線の相互接続が１度
のコンタクト孔形成によって容易に達成することができ
る。
【００１６】次に、図７を参照して第３の実施例を説明
する。この実施例では、下層の配線構造及びコンタクト
孔の形成方法に特徴がある。基板として、ＭＯＳトラン
ジスタなどが形成された素子領域（図示せず）を有する
シリコン半導体基板１０を用意する。この基板１０の絶
縁膜１の上に所定の配線パターンを備えたＡｌなどの下
層の配線２を形成する。この下層の配線２を被覆するよ
うに半導体基板１０の上に、ＣＶＤＳｉＯ2 のような下
層の絶縁膜３を形成する。下層の絶縁膜３は、少なくと
も１層の絶縁膜からなり、その中にＡｌなどからなるダ
ミー配線２０を配置形成する。下層の絶縁膜３の表面に
は、所定の配線パターンを備えたＡｌなどの上層の配線
４を形成する。この配線はＣＶＤＳｉＯ2 のような上層
の絶縁膜５によって被覆保護されている。この構造にお
いて、上層の絶縁膜５から下層の配線２が露出されるま
で１通したコンタクト孔９を異方性エッチングにより形
成する。このとき下層の配線２もエッチングして下の絶
縁膜１を露出させる。この様に、下層の配線２をエッチ
ングするとコンタクト孔９の中に露出するこの配線の露
出面積が小さくなるが、選択成長を十分行うことができ
れば下層の配線を部分的にエッチング除去しても良いの
で、オーバーエッチングを無くすように配慮する必要は
ない。この中に、例えば、タングステンのような高融点
金属の接続配線７が充填していて、上層の配線４と下層
の配線２とが電気的に接続される。
【００１７】次に、図８を参照して第４の実施例を説明
する。図は、半導体基板の平面図である。上層の配線又
は下層の配線あるいはその双方にバイパスを形成すれ
ば、コンタクト孔を形成する位置を決定する自由度が増
す。図では、下層の配線２にバイパス２３を形成してい
る。このバイパス２３の上に層間絶縁膜を介してダミー
配線２０および上層の配線４を順次形成してから、上層
の絶縁膜５を形成し、この上からコンタクト孔９を形成
する（図５参照）。バイパスは、半導体基板上の任意の
マージン部分に形成することができるので、これを利用
することにより、半導体装置を設計する自由度が大きく
なる。
【００１８】次いで、図９及び図１０を参照して、本発
明に係る半導体装置の接続配線を形成するための他の方
法について説明する。図９は、半導体装置の半導体基板
の図１０に示すＢ−Ｂ′部分の断面図であり、図１０
は、その概略平面図を示している。集積回路やトランジ
スタ等が形成されているシリコン半導体基板１０を熱酸
化処理などによるＳｉＯ2 の絶縁膜１で被覆し、その上
にスパッタリング法などで下層のＡｌ配線２を形成す
る。その下層の配線２を被覆するようにＣＶＤＳｉＯ2
の層間絶縁膜３１を堆積させる。その後その上にほぼ四
角形のダミー配線２０をスパッタリングで形成する。つ
ぎに、そのダミー配線２０を被覆するようにＣＶＤＳｉ
Ｏ2 の層間絶縁膜３２を形成する。層間絶縁膜３１、３
２は下層の絶縁膜３を構成している。そして、この上に
スパッタリングなどで上層のＡｌ配線４を形成する。上
層の配線４は、下層の配線とは、例えば、直角に交差す
るように形成する。この上にＣＶＤＳｉＯ2 の上層の絶
縁膜５を形成する。この絶縁膜５の上にフォトレジスト
（図示せず）を塗布し、これをパターニングして絶縁膜
５をエッチングする所定の開口部を持ったマスクとす
る。
【００１９】まず、このマスクを用いてＣＨＦ3 ガスを
主体にしたＲＩＥなどの異方性エッチングにより上層の
絶縁膜５をエッチングし、上層の配線４が半分ほど露出
するまでこのエッチングを続ける。ついで、Ｃｌ2 ガス
を主体としたＲＩＥにより上層の配線４を露出した部分
からエッチングをはじめ、前記所定の開口部の範囲で上
層の配線４が除去されるまで続ける。所定の開口部内で
上層の配線４が無くなった後は、この配線４の跡にした
がって層間絶縁膜３２をダミー配線２０が半分ほど露出
するまで自己整合的にＣＨＦ3 ガスを主体とするＲＩＥ
でエッチングを続ける。ダミー配線２０が半分ほど露出
した後は、Ｃｌ2 ガスを主体としたＲＩＥによりダミー
配線２０を露出した部分からエッチングをはじめ、前記
所定の開口部の範囲でダミー配線２０が除去されるまで
続ける。所定の開口部内でダミー配線２０が無くなった
後は、この配線２０及び前記上層の配線の跡にしたがっ
て層間絶縁膜３１、３２を自己整合的にＣＨＦ3 ガスを
主体とするＲＩＥで下層の配線４が露出するまでエッチ
ングを続け、コンタクト孔９を形成する。
【００２０】次いで、このコンタクト孔９内に露出して
いる上層の配線４、ダミー配線２０及び下層の配線２の
表面を成長種として選択成長を行ってタングステンの接
続配線７を形成する。最後に、この上層の絶縁膜５を被
覆するようにＢＰＳＧなどの保護絶縁膜８を形成する。
このような方法でコンタクト孔を形成するとその開口部
が、例えば、１．５μｍ角で形成しても最終的にはコン
タクト孔の断面積は、１．２μｍ角程度の配線幅程度に
小さく形成できる。即ち、フォトマスクを用いて開口部
分の断面積９１を大きくし、次のエッチングでその断面
積９２を上層の配線に合わせて縮小し、更に、ダミー配
線の大きさに合わせてその断面積９３を小さくする事が
できる。この方法は半導体装置の微細加工処理に有利で
ある。
【００２１】以上、前述の実施例では、配線材料にＡｌ
を用いているが、本発明は、これに限らず、多結晶シリ
コン、Ｃｕ、高融点金属シリサイド、多結晶シリコンと
シリサイドの複合膜であるポリサイド膜などを利用する
ことができる。また、配線となるＡｌ膜の下地層に窒化
物などからなるバリアメタルを用いることもできる。接
続配線には、タングステンに限らず、その他の高融点金
属、例えば、Ｍｏ、Ｔｉ、Ｔａなどを用いることができ
る。また、本発明は、シリコンに限らず、ＧａＡｓ、Ｇ
ｅなど既存のどの様な半導体にも適用することができ
る。これら実施例では、多層配線構造の任意の配線間接
続について説明したが、ゲ−ト電極と配線間の接続、ソ
ース、ドレイン領域など半導体基板の所定の領域と配線
間の接続などに適用することが可能である。また、配線
層が幾つか離れている配線間の接続でも容易にかつ確実
に接続することができる。
【００２２】
【発明の効果】本発明は、以上の構成により、半導体装
置の多層配線間を接続するにあたり、配線間を接続する
接続配線が形成されるコンタクト孔は、多層配線パター
ンが形成されてから一気に形成されるので多層配線が４
層でも５層以上でも製造工程が簡単になる。また、ダミ
ー配線が接続配線の電気的な特性を安定させることがで
きる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の断面図。
【図２】図１の半導体装置の平面図。
【図３】第１の実施例の半導体装置の製造工程断面図。
【図４】第１の実施例の半導体装置の製造工程断面図。
【図５】第１の実施例の半導体装置の製造工程断面図。
【図６】第２の実施例の半導体装置の断面図。
【図７】第３の実施例の半導体装置の断面図。
【図８】第４の実施例の半導体装置の断面図。
【図９】本発明の半導体装置の製造工程断面図。
【図１０】図９の半導体装置の平面図。
【図１１】従来の半導体装置の断面図。
【図１２】従来の半導体装置の製造工程断面図。
【符号の説明】
１ 絶縁膜 ２ 下層の配線 ３ 下層の絶縁膜 ４ 上層の配線 ５ 上層の絶縁膜 ６ フォトレジスト ７ 接続配線 ８ 保護絶縁膜 ９ コンタクト孔 １０ 半導体基板 ２０、２１、２２ ダミー配線 ３１、３２、３３ 層間絶縁膜 ２３ 下層の配線のバイパス ７１ 接続配線のキャップ ９１、９２、９３ コンタクト孔の断面積

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 多層配線がその上に形成された半導体基
    板と、 前記半導体基板上に形成されている前記多層配線の任意
    の下層の配線と、 前記下層の配線が被覆されるように前記半導体基板上に
    形成された少なくとも１層からなる下層の絶縁膜と、 前記下層の絶縁膜の上に形成された前記多層配線の任意
    の上層の配線と、 前記上層の配線を被覆するように前記半導体基板上に形
    成された上層の絶縁膜と、 前記下層の絶縁膜中に形成され、前記上層の配線と前記
    半導体基板表面又は前記下層の配線との間に配置されて
    いるダミー配線と、 前記上層の絶縁膜、前記上層の配線、前記ダミー配線及
    び前記下層の絶縁膜を通し、前記半導体基板表面又は前
    記下層の配線が露出するように形成され、その側壁にお
    いて前記上層の配線及び前記ダミー配線が露出している
    コンタクト孔内に充填していて前記上層の配線と前記半
    導体基板表面又は前記下層の配線とを電気的に接続する
    接続配線とを備えていることを特徴とする半導体装置。
  2. 【請求項２】 前記ダミー配線は、前記多層配線と前記
    接続配線を介してのみ電気的に接続していることを特徴
    とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記ダミー配線は、複数の配線層からな
    ることを特徴とする請求項１又は請求項２に記載の半導
    体装置。
  4. 【請求項４】 前記ダミー配線の配線層の内少なくとも
    １層は、前記多層配線の内の１層から延在していること
    を特徴とする請求項１又は請求項３に記載の半導体装
    置。
  5. 【請求項５】 前記上層の配線又は前記下層の配線もし
    くはその双方にはバイパスが形成されており、前記コン
    タクト孔は、そのバイパスに形成されていることを特徴
    とする請求項１乃至請求項３のいずれかに記載の半導体
    装置。
  6. 【請求項６】 半導体基板に下層の配線を形成する工程
    と、 前記下層の配線が形成された前記半導体基板上に絶縁膜
    を介してダミー配線を形成する工程と、 前記ダミー配線が形成された前記半導体基板上に絶縁膜
    を介して上層の配線を形成する工程と、 前記上層の配線を被覆するように前記半導体基板に上層
    の絶縁膜を形成する工程と、 前記上層の絶縁膜、前記上層の配線、前記上層の配線と
    下層の配線との間に形成された絶縁膜、前記ダミー配線
    を順次エッチングして前記下層の配線又は前記半導体基
    板表面を露出させ、前記上層の絶縁膜、前記上層の配
    線、前記絶縁膜、前記ダミー配線及び前記下層の配線又
    は前記半導体基板表面で囲まれたコンタクト孔を形成す
    る工程と、 前記コンタクト孔内に露出している前記上層の配線、前
    記ダミー配線及び前記下層の配線又は前記半導体基板表
    面上に接続配線を選択成長させる事により前記上層の配
    線、前記ダミー配線及び前記下層の配線又は前記半導体
    基板表面とを電気的に接続する工程とを備えていること
    を特徴とする半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0955672A3 (en) * 1994-05-09 2000-01-12 National Semiconductor Corporation Interconnect structures for integrated circuits
JP2001110902A (ja) * 1999-09-16 2001-04-20 Samsung Electronics Co Ltd 自己整列コンタクトをもつ半導体素子及びその製造方法
US7163870B2 (en) 1997-03-31 2007-01-16 Renesas Technology Corp. Semiconductor integrated circuit device
JP2010225807A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体記憶装置
JP2011009413A (ja) * 2009-06-25 2011-01-13 Seiko Epson Corp 半導体装置及び電子機器

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382545A (en) * 1993-11-29 1995-01-17 United Microelectronics Corporation Interconnection process with self-aligned via plug
JPH07161919A (ja) * 1993-12-03 1995-06-23 Seiko Instr Inc 半導体装置およびその製造方法
JPH07235645A (ja) * 1993-12-29 1995-09-05 Mitsubishi Electric Corp スタティック型半導体記憶装置およびその製造方法
JPH08306774A (ja) * 1995-05-01 1996-11-22 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US5614765A (en) * 1995-06-07 1997-03-25 Advanced Micro Devices, Inc. Self aligned via dual damascene
US5972788A (en) * 1996-05-22 1999-10-26 International Business Machines Corporation Method of making flexible interconnections with dual-metal-dual-stud structure
JPH10163315A (ja) * 1996-11-28 1998-06-19 Nec Ic Microcomput Syst Ltd 半導体回路装置
JP3600393B2 (ja) * 1997-02-10 2004-12-15 株式会社東芝 半導体装置及びその製造方法
KR100255591B1 (ko) * 1997-03-06 2000-05-01 구본준 박막 트랜지스터 어레이의 배선 연결 구조 및 그 제조 방법
DE19813239C1 (de) * 1998-03-26 1999-12-23 Fraunhofer Ges Forschung Verdrahtungsverfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur und vertikale integrierte Schaltungsstruktur
JP4045648B2 (ja) * 1998-06-10 2008-02-13 ソニー株式会社 半導体装置
US6573538B2 (en) 1998-11-12 2003-06-03 International Business Machines Corporation Semiconductor device with internal heat dissipation
JP2001077543A (ja) * 1999-09-03 2001-03-23 Fujitsu Ltd 多層配線基板
JP2001313293A (ja) * 2000-05-01 2001-11-09 Seiko Epson Corp 半導体装置
KR100366635B1 (ko) * 2000-11-01 2003-01-09 삼성전자 주식회사 반도체 소자의 금속 배선 및 그 제조방법
JP3616611B2 (ja) * 2002-05-14 2005-02-02 株式会社東芝 半導体集積回路装置の設計装置、半導体集積回路の設計方法および半導体集積回路設計プログラム
KR100545865B1 (ko) * 2003-06-25 2006-01-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR100520227B1 (ko) * 2003-12-26 2005-10-11 삼성전자주식회사 반도체 메모리장치의 제조방법 및 그에 따른 구조
KR100675303B1 (ko) * 2006-01-23 2007-01-29 삼성전자주식회사 자기정렬 콘택을 갖는 반도체소자 및 그 형성방법
US20110101531A1 (en) * 2008-05-30 2011-05-05 Nxp B.V. Thermo-mechanical stress in semiconductor wafers
US20210125862A1 (en) * 2019-10-25 2021-04-29 Qualcomm Incorporated Super via integration in integrated circuits

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3323198A (en) * 1965-01-27 1967-06-06 Texas Instruments Inc Electrical interconnections
JPS63127551A (ja) * 1986-11-17 1988-05-31 Toshiba Corp 半導体装置の製造方法
JP3022565B2 (ja) * 1988-09-13 2000-03-21 株式会社日立製作所 半導体装置
JP2623812B2 (ja) * 1989-01-25 1997-06-25 日本電気株式会社 半導体装置の製造方法
JPH03129738A (ja) * 1989-07-10 1991-06-03 Nec Corp 半導体装置

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0955672A3 (en) * 1994-05-09 2000-01-12 National Semiconductor Corporation Interconnect structures for integrated circuits
US7554202B2 (en) 1997-03-31 2009-06-30 Renesas Technology Corp Semiconductor integrated circuit device
US7678684B2 (en) 1997-03-31 2010-03-16 Renesas Technology Corp. Semiconductor integrated circuit device
US7187039B2 (en) 1997-03-31 2007-03-06 Renesas Technology Corp. Semiconductor integrated circuit device
US7199432B2 (en) 1997-03-31 2007-04-03 Renesas Technology Corp. Semiconductor integrated circuit device
US7250682B2 (en) 1997-03-31 2007-07-31 Renesas Technology Corp. Semiconductor integrated circuit device
US7274074B2 (en) 1997-03-31 2007-09-25 Renesas Technology Corp. Semiconductor integrated circuit device
US7163870B2 (en) 1997-03-31 2007-01-16 Renesas Technology Corp. Semiconductor integrated circuit device
US7474003B2 (en) 1997-03-31 2009-01-06 Renesas Technology Corp. Semiconductor integrated circuit device
US7626267B2 (en) 1997-03-31 2009-12-01 Renesas Technology Corporation Semiconductor integrated circuit device including wiring lines and interconnections
US8420527B2 (en) 1997-03-31 2013-04-16 Renesas Electronics Corporation Semiconductor integrated circuit device
US8022550B2 (en) 1997-03-31 2011-09-20 Renesas Electronics Corporation Semiconductor integrated circuit device
JP2001110902A (ja) * 1999-09-16 2001-04-20 Samsung Electronics Co Ltd 自己整列コンタクトをもつ半導体素子及びその製造方法
JP2010225807A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体記憶装置
US8207613B2 (en) 2009-03-23 2012-06-26 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2011009413A (ja) * 2009-06-25 2011-01-13 Seiko Epson Corp 半導体装置及び電子機器
US8643114B2 (en) 2009-06-25 2014-02-04 Seiko Epson Corporation Semiconductor device and electronic apparatus

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US5442236A (en) 1995-08-15

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