JPH0612879A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0612879A JPH0612879A JP4191344A JP19134492A JPH0612879A JP H0612879 A JPH0612879 A JP H0612879A JP 4191344 A JP4191344 A JP 4191344A JP 19134492 A JP19134492 A JP 19134492A JP H0612879 A JPH0612879 A JP H0612879A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- transistors
- nodes
- sense
- amplifiers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000009471 action Effects 0.000 claims description 9
- 230000004913 activation Effects 0.000 claims description 5
- 230000003213 activating effect Effects 0.000 abstract description 2
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 10
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 5
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 5
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ノイズの影響を排除しつつ読出し動作が高速
化できる半導体集積回路装置の提供 【構成】 センスアンプ回路は、カレントミラー形アン
プが並列接続された第１センスアンプa1と、アンプa1に
従属接続されたＰＭＯＳ正帰還形の第２センスアンプa2
とを有している。アンプa1,a2 には、これらを活性化さ
せるためのトランジスタn1,n2 が設けられている。アン
プa2の入力ノードe2, −e2と、出力ノードD2, −D2に
は、各ノードをＶCCレベルにリセットするPMOSトランジ
スタp1〜p4が設けられている。トランジスタp1〜p4の各
ゲートと、トランジスタn1，n2のゲートには、同じクロ
ック信号CLK が入力される。第２センスアンプa2のP お
よびNMOSトランジスタP5,P6,n5,n6 のディメンジョン
は、その入力電位が中間電位レベルの時増幅作用が大に
なるように設定されている。
化できる半導体集積回路装置の提供 【構成】 センスアンプ回路は、カレントミラー形アン
プが並列接続された第１センスアンプa1と、アンプa1に
従属接続されたＰＭＯＳ正帰還形の第２センスアンプa2
とを有している。アンプa1,a2 には、これらを活性化さ
せるためのトランジスタn1,n2 が設けられている。アン
プa2の入力ノードe2, −e2と、出力ノードD2, −D2に
は、各ノードをＶCCレベルにリセットするPMOSトランジ
スタp1〜p4が設けられている。トランジスタp1〜p4の各
ゲートと、トランジスタn1，n2のゲートには、同じクロ
ック信号CLK が入力される。第２センスアンプa2のP お
よびNMOSトランジスタP5,P6,n5,n6 のディメンジョン
は、その入力電位が中間電位レベルの時増幅作用が大に
なるように設定されている。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、特に、ＣＭＯＳ型半導体記憶装置に関するもの
である。
に関し、特に、ＣＭＯＳ型半導体記憶装置に関するもの
である。
【０００２】
【従来の技術】近時の半導体集積回路装置のうち、特
に、半導体記憶装置においては、その高集積化ととも
に、アクセス時間（データの読出しに要する時間）を短
縮し、読出し動作を高速化することも非常に重要な技術
となっている。このような要請に応える技術して、例え
ば、技術文献（電子材料,1990 年6 月号) の第22〜27頁
には、図３に示すスタティックランダムアクセスメモリ
（ＳＲＡＭ）用のセンスアンプ回路が開示されている。
に、半導体記憶装置においては、その高集積化ととも
に、アクセス時間（データの読出しに要する時間）を短
縮し、読出し動作を高速化することも非常に重要な技術
となっている。このような要請に応える技術して、例え
ば、技術文献（電子材料,1990 年6 月号) の第22〜27頁
には、図３に示すスタティックランダムアクセスメモリ
（ＳＲＡＭ）用のセンスアンプ回路が開示されている。
【０００３】同図に示すセンスアンプ回路は、第１およ
び第２センスアンプＡ，Ｂと、これらのセンスアンプ
Ａ，Ｂ間に設けられたイコライズ回路Ｃとから構成され
ており、図外のＳＲＡＭメモリセルに接続される第１セ
ンスアンプＡは、カレントミラー形アンプが並列接続さ
れている。第１センスアンプＡに従属接続された第２セ
ンスアンプＢは、ＰＭＯＳ正帰還形センスアンプ回路で
構成されている。
び第２センスアンプＡ，Ｂと、これらのセンスアンプ
Ａ，Ｂ間に設けられたイコライズ回路Ｃとから構成され
ており、図外のＳＲＡＭメモリセルに接続される第１セ
ンスアンプＡは、カレントミラー形アンプが並列接続さ
れている。第１センスアンプＡに従属接続された第２セ
ンスアンプＢは、ＰＭＯＳ正帰還形センスアンプ回路で
構成されている。
【０００４】このように構成されたセンスアンプ回路
は、別々のクロック信号ＣＬＫ１，ＣＬＫ２により活性
化され、メモリセルから読み出された相補信号が出力さ
れるノードｄ１，−ｄ１（以下、相補関係にある一方の
信号などについては−を付けて表示する）間の微小電位
差（一般的に、１００ｍｖ〜２００ｍｖ程度）を検知
し、第２センスアンプＢの出力ノードＤ１，−Ｄ１間に
大きな電位差（一般に、ノードｄ１，−ｄ１間の電位差
の数倍〜数１０倍）を発生させるためのものである。
は、別々のクロック信号ＣＬＫ１，ＣＬＫ２により活性
化され、メモリセルから読み出された相補信号が出力さ
れるノードｄ１，−ｄ１（以下、相補関係にある一方の
信号などについては−を付けて表示する）間の微小電位
差（一般的に、１００ｍｖ〜２００ｍｖ程度）を検知
し、第２センスアンプＢの出力ノードＤ１，−Ｄ１間に
大きな電位差（一般に、ノードｄ１，−ｄ１間の電位差
の数倍〜数１０倍）を発生させるためのものである。
【０００５】また、イコライズ回路Ｃは、イコライズク
ロックφ1 により駆動され、メモリサイクルの開始ない
しは終了後に、第１および第２センスアンプＡ，Ｂを接
続するノードｅ１，−ｅ１を中間電位に保つものであ
る。メモリサイクル以外の期間において、クロック信号
ＣＬＫ１，ＣＬＫ２は、Ｌレベルにあり、イコライズク
ロックφ1 は、Ｈレベルに設定されている。
ロックφ1 により駆動され、メモリサイクルの開始ない
しは終了後に、第１および第２センスアンプＡ，Ｂを接
続するノードｅ１，−ｅ１を中間電位に保つものであ
る。メモリサイクル以外の期間において、クロック信号
ＣＬＫ１，ＣＬＫ２は、Ｌレベルにあり、イコライズク
ロックφ1 は、Ｈレベルに設定されている。
【０００６】この状態では、第１および第２センスアン
プＡ，Ｂは、非活性状態にあり、ノードｅ１，−ｅ１
は、中間レベルにイコライズされている。いま、ノード
ｄ１，−ｄ１に入力電圧が印加され、特定されたメモリ
セル内の信号が読み出されたとすると、イコライズクロ
ックφ1 をＬレベルにし、クロックＣＬＫ１をＨレベル
にして、第１センスアンプＡが活性化される。
プＡ，Ｂは、非活性状態にあり、ノードｅ１，−ｅ１
は、中間レベルにイコライズされている。いま、ノード
ｄ１，−ｄ１に入力電圧が印加され、特定されたメモリ
セル内の信号が読み出されたとすると、イコライズクロ
ックφ1 をＬレベルにし、クロックＣＬＫ１をＨレベル
にして、第１センスアンプＡが活性化される。
【０００７】その後、ノードｅ１，−ｅ１にある程度電
位差がついた頃を見計らってクロックＣＬＫ２がＨレベ
ルにされ、これにより第２センスアンプＢを活性化し
て、出力ノードＤ１，−Ｄ１に増幅された電位を出力す
る。このように構成されたセンスアンプ回路では、例え
ば、第２センスアンプをカレントミラーで構成した場合
よりも読出しの高速化が図れるとされているが、このセ
ンスアンプ回路には、以下に説明する技術的課題があっ
た。
位差がついた頃を見計らってクロックＣＬＫ２がＨレベ
ルにされ、これにより第２センスアンプＢを活性化し
て、出力ノードＤ１，−Ｄ１に増幅された電位を出力す
る。このように構成されたセンスアンプ回路では、例え
ば、第２センスアンプをカレントミラーで構成した場合
よりも読出しの高速化が図れるとされているが、このセ
ンスアンプ回路には、以下に説明する技術的課題があっ
た。
【０００８】
【発明が解決しようとする課題】すなわち、上述したセ
ンスアンプ回路では、第１センスアンプＡをクロックＣ
ＬＫ１で活性化した後に第２センスアンプＢをクロック
ＣＬＫ２で活性化させるので、読出し速度が低下する。
また、第１センスアンプＡの出力ノードであるｅ１，−
ｅ１を中間レベルにイコライズしているが、製造プロセ
ス上の特性のバラツキなどにより、完全にイコライズで
きない場合が発生する惧れがあって、このような場合
や、第１センスアンプＡの動作開始時にノードｅ１，−
ｅ１にノイズが発生する場合を考慮すると、さらにクロ
ックＣＬＫ２のタイミングをクロックＣＬＫ１よりも遅
らせる必要があり、この点も高速化の障害となってい
た。
ンスアンプ回路では、第１センスアンプＡをクロックＣ
ＬＫ１で活性化した後に第２センスアンプＢをクロック
ＣＬＫ２で活性化させるので、読出し速度が低下する。
また、第１センスアンプＡの出力ノードであるｅ１，−
ｅ１を中間レベルにイコライズしているが、製造プロセ
ス上の特性のバラツキなどにより、完全にイコライズで
きない場合が発生する惧れがあって、このような場合
や、第１センスアンプＡの動作開始時にノードｅ１，−
ｅ１にノイズが発生する場合を考慮すると、さらにクロ
ックＣＬＫ２のタイミングをクロックＣＬＫ１よりも遅
らせる必要があり、この点も高速化の障害となってい
た。
【０００９】この発明は、このような従来の問題点に鑑
みてなされたものであり、その目的とするところは、ノ
イズの影響を排除しつつ読出し動作が高速化できる半導
体集積回路装置を提供することにある。
みてなされたものであり、その目的とするところは、ノ
イズの影響を排除しつつ読出し動作が高速化できる半導
体集積回路装置を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、メモリセルから読み出された信号を検知
して増幅するセンスアンプ回路を備え、このセンスアン
プ回路がカレントミラー形アンプを並列接続した第１セ
ンスアンプと、この第１センスアンプに従属接続された
ＰＭＯＳ正帰還形アンプからなる第２センスアンプとで
構成された半導体集積回路装置において、前記第２セン
スアンプは、中間電位レベルで増幅作用が大になるよう
に設定され、前記第２センスアンプの入力および出力ノ
ードを電源電位にプリチャージするリセット用ＰＭＯＳ
トランジスタをそれぞれ設け、前記第１および第２セン
スアンプの活性化信号と前記ＰＭＯＳトランジスタの制
御信号とを同一クロック信号にしたことを特徴とする。
に、本発明は、メモリセルから読み出された信号を検知
して増幅するセンスアンプ回路を備え、このセンスアン
プ回路がカレントミラー形アンプを並列接続した第１セ
ンスアンプと、この第１センスアンプに従属接続された
ＰＭＯＳ正帰還形アンプからなる第２センスアンプとで
構成された半導体集積回路装置において、前記第２セン
スアンプは、中間電位レベルで増幅作用が大になるよう
に設定され、前記第２センスアンプの入力および出力ノ
ードを電源電位にプリチャージするリセット用ＰＭＯＳ
トランジスタをそれぞれ設け、前記第１および第２セン
スアンプの活性化信号と前記ＰＭＯＳトランジスタの制
御信号とを同一クロック信号にしたことを特徴とする。
【００１１】
【作用】上記構成の半導体集積回路装置によれば、第１
および第２センスアンプが同一クロック信号で活性化さ
れるので、読出し動作が速くなる。また、第２センスア
ンプは、その増幅作用が中間電位レベルで大になるよう
に設定され、その入出力ノードがＰＭＯＳトランジスタ
で電源電位にプリチャージされているので、製造プロセ
ス上のバラツキにより電位が変動することが少なくなる
とともに、第１センスアンプの動作初期にノイズが発生
したとしても、ノイズによる電位変動は電源電位近傍に
なり、このような電位では、第２センスアンプの増幅作
用が小さいので、その影響が外部に送出されない。
および第２センスアンプが同一クロック信号で活性化さ
れるので、読出し動作が速くなる。また、第２センスア
ンプは、その増幅作用が中間電位レベルで大になるよう
に設定され、その入出力ノードがＰＭＯＳトランジスタ
で電源電位にプリチャージされているので、製造プロセ
ス上のバラツキにより電位が変動することが少なくなる
とともに、第１センスアンプの動作初期にノイズが発生
したとしても、ノイズによる電位変動は電源電位近傍に
なり、このような電位では、第２センスアンプの増幅作
用が小さいので、その影響が外部に送出されない。
【００１２】
【実施例】以下、本発明の好適な実施例について添付図
面を参照にして詳細に説明する。図１は、本発明にかか
る半導体集積回路装置の一実施例を示している。同図
は、本発明を適用したＣＭＯＳ型半導体記憶装置のセン
スアンプ回路であり、センスアンプ回路は、カレントミ
ラー形アンプが並列接続された第１センスアンプａ１
と、この第１センスアンプａ１に従属接続されたＰＭＯ
Ｓ正帰還形の第２センスアンプａ２とから概略構成され
ている。
面を参照にして詳細に説明する。図１は、本発明にかか
る半導体集積回路装置の一実施例を示している。同図
は、本発明を適用したＣＭＯＳ型半導体記憶装置のセン
スアンプ回路であり、センスアンプ回路は、カレントミ
ラー形アンプが並列接続された第１センスアンプａ１
と、この第１センスアンプａ１に従属接続されたＰＭＯ
Ｓ正帰還形の第２センスアンプａ２とから概略構成され
ている。
【００１３】各センスアンプａ１，ａ２には、これらを
活性化させるために、ＮＭＯＳトランジスタで構成され
たプルダウントランジスタｎ１，ｎ２が設けられてい
る。センスアンプ回路の入力は、図外のメモリセルから
ノードｄ２，−ｄ２に伝達され、増幅された出力が第２
センスアンプａ２の出力ノードＤ２，−Ｄ２から取り出
され、このようなセンスアンプａ１，ａ２の基本的な構
成は、前述した従来のこの種の回路と同じであるが、本
実施例のセンスアンプ回路には、以下に説明する点に特
徴がある。
活性化させるために、ＮＭＯＳトランジスタで構成され
たプルダウントランジスタｎ１，ｎ２が設けられてい
る。センスアンプ回路の入力は、図外のメモリセルから
ノードｄ２，−ｄ２に伝達され、増幅された出力が第２
センスアンプａ２の出力ノードＤ２，−Ｄ２から取り出
され、このようなセンスアンプａ１，ａ２の基本的な構
成は、前述した従来のこの種の回路と同じであるが、本
実施例のセンスアンプ回路には、以下に説明する点に特
徴がある。
【００１４】すなわち、図１に示した回路では、第２セ
ンスアンプａ２の入力ノードｅ２，−ｅ２と、同アンプ
ａ２の出力ノードＤ２，−Ｄ２には、各ノードをＶCCレ
ベルにリセットするために４つのＰＭＯＳトランジスタ
ｐ１〜ｐ４が設けられ、各トランジスタｐ１〜ｐ４のド
レインが各ノードｅ２，−ｅ２，Ｄ２，−Ｄ２にそれぞ
れ接続されているとともに、各トランジスタｐ１〜ｐ４
のソースはそれぞれＶCCに接続されている。
ンスアンプａ２の入力ノードｅ２，−ｅ２と、同アンプ
ａ２の出力ノードＤ２，−Ｄ２には、各ノードをＶCCレ
ベルにリセットするために４つのＰＭＯＳトランジスタ
ｐ１〜ｐ４が設けられ、各トランジスタｐ１〜ｐ４のド
レインが各ノードｅ２，−ｅ２，Ｄ２，−Ｄ２にそれぞ
れ接続されているとともに、各トランジスタｐ１〜ｐ４
のソースはそれぞれＶCCに接続されている。
【００１５】また、ＰＭＯＳトランジスタｐ１〜ｐ４の
各ゲートと、各センスアンプａ１，ａ２を活性化させる
プルダウントランジスタｎ１，ｎ２のゲートには、同じ
クロック信号ＣＬＫが入力される。次に、このように構
成されたセンスアンプ回路の動作について説明する。い
ま、ノードｄ２，−ｄ２において、図２に示すように、
ノードｄ２がＶCCに固定され、ノード−ｄ２が時刻ｔ１
から−200 ｍｖ／5 ｎｓの傾きでＶCCから下がっていく
入力が印加されたとする。センスアンプａ１，ａ２の活
性化信号であるクロック信号ＣＬＫは、時刻ｔ０ではＬ
レベルに設定されていて、第１および第２センスアンプ
ａ１，ａ２は共に非活性状態にあり、ノードｅ２，−ｅ
２，Ｄ２，−Ｄ２は、ＰＭＯＳトランジスタｐ１〜ｐ４
がオンすることによりＶCCにリセットされている。
各ゲートと、各センスアンプａ１，ａ２を活性化させる
プルダウントランジスタｎ１，ｎ２のゲートには、同じ
クロック信号ＣＬＫが入力される。次に、このように構
成されたセンスアンプ回路の動作について説明する。い
ま、ノードｄ２，−ｄ２において、図２に示すように、
ノードｄ２がＶCCに固定され、ノード−ｄ２が時刻ｔ１
から−200 ｍｖ／5 ｎｓの傾きでＶCCから下がっていく
入力が印加されたとする。センスアンプａ１，ａ２の活
性化信号であるクロック信号ＣＬＫは、時刻ｔ０ではＬ
レベルに設定されていて、第１および第２センスアンプ
ａ１，ａ２は共に非活性状態にあり、ノードｅ２，−ｅ
２，Ｄ２，−Ｄ２は、ＰＭＯＳトランジスタｐ１〜ｐ４
がオンすることによりＶCCにリセットされている。
【００１６】クロック信号ＣＬＫは、第２センスアンプ
ａ２の入力ノードｅ２，−ｅ２に入力電位が印加される
頃を見計らって、時刻ｔ１の近傍でＬレベルからＨレベ
ルに遷移される。このクロック信号ＣＬＫの遷移によ
り、プルダウントランジスタｎ１，ｎ２がオンし、ＰＭ
ＯＳトランジスタｐ１〜ｐ４がオフになり、第１および
第２センスアンプａ１，ａ２が同時に活性化状態にな
る。
ａ２の入力ノードｅ２，−ｅ２に入力電位が印加される
頃を見計らって、時刻ｔ１の近傍でＬレベルからＨレベ
ルに遷移される。このクロック信号ＣＬＫの遷移によ
り、プルダウントランジスタｎ１，ｎ２がオンし、ＰＭ
ＯＳトランジスタｐ１〜ｐ４がオフになり、第１および
第２センスアンプａ１，ａ２が同時に活性化状態にな
る。
【００１７】第１センスアンプａ１の活性化により、ノ
ードｄ２，−ｄ２の電位差を検知しながらその増幅出力
が第２センスアンプａ２の入力ノードｅ２，−ｅ２に出
力され、これにより、ノードｅ２，−ｅ２の電位は、Ｖ
CCレベル（３ｖ）から中間電位レベル（１．５ｖ近傍）
へと移行していく。そして、入力ノードｅ２，−ｅ２の
電位は、第２センスアンプａ２により増幅され、その出
力ノードＤ２，−Ｄ２から外部に出力される。このと
き、第２センスアンプａ２のＰおよびＮＭＯＳトランジ
スタｐ５，ｐ６，ｎ５，ｎ６のディメンジョンは、その
入力電位が中間電位レベルの時増幅作用が大になるよう
に設定されており、入力ノードｅ２，−ｅ２の電位が中
間電位レベルに近づくまでは、殆ど増幅作用を行わず、
入力ノードｅ２，−ｅ２の電位が中間電位レベルに達す
ると、急激に増幅を行い、その出力がノードＤ２，−Ｄ
２に現れる。
ードｄ２，−ｄ２の電位差を検知しながらその増幅出力
が第２センスアンプａ２の入力ノードｅ２，−ｅ２に出
力され、これにより、ノードｅ２，−ｅ２の電位は、Ｖ
CCレベル（３ｖ）から中間電位レベル（１．５ｖ近傍）
へと移行していく。そして、入力ノードｅ２，−ｅ２の
電位は、第２センスアンプａ２により増幅され、その出
力ノードＤ２，−Ｄ２から外部に出力される。このと
き、第２センスアンプａ２のＰおよびＮＭＯＳトランジ
スタｐ５，ｐ６，ｎ５，ｎ６のディメンジョンは、その
入力電位が中間電位レベルの時増幅作用が大になるよう
に設定されており、入力ノードｅ２，−ｅ２の電位が中
間電位レベルに近づくまでは、殆ど増幅作用を行わず、
入力ノードｅ２，−ｅ２の電位が中間電位レベルに達す
ると、急激に増幅を行い、その出力がノードＤ２，−Ｄ
２に現れる。
【００１８】さて、以上のように構成されたセンスアン
プ回路では、第１および第２センスアンプａ１，ａ２が
同一クロック信号ＣＬＫで活性化されるので、第２セン
スアンプａ２の入力ノードｅ２，−ｅ２の電位が中間電
位レベルまで低下すると、自動的に急激な増幅作用が行
われて出力ノードＤ２，−Ｄ２に読出し信号が送出さ
れ、読出し動作が速くなる。
プ回路では、第１および第２センスアンプａ１，ａ２が
同一クロック信号ＣＬＫで活性化されるので、第２セン
スアンプａ２の入力ノードｅ２，−ｅ２の電位が中間電
位レベルまで低下すると、自動的に急激な増幅作用が行
われて出力ノードＤ２，−Ｄ２に読出し信号が送出さ
れ、読出し動作が速くなる。
【００１９】また、第２センスアンプａ２は、その増幅
作用が中間電位レベルで大になるように設定され、その
入，出力ノードｅ２，−ｅ２，Ｄ２，−Ｄ２がＰＭＯＳ
トランジスタｐ１〜ｐ４で電源電位ＶCCにプリチャージ
されているので、製造プロセス上のバラツキにより電位
が変動することが少なくなるとともに、第１センスアン
プａ１の動作初期にノイズが発生したとしても、ノイズ
による電位変動は電源電位ＶCC近傍になり、このような
電位では、第２センスアンプａ２の増幅作用が小さいの
で、その影響が出力ノードＤ２，−Ｄ２に現れない。
作用が中間電位レベルで大になるように設定され、その
入，出力ノードｅ２，−ｅ２，Ｄ２，−Ｄ２がＰＭＯＳ
トランジスタｐ１〜ｐ４で電源電位ＶCCにプリチャージ
されているので、製造プロセス上のバラツキにより電位
が変動することが少なくなるとともに、第１センスアン
プａ１の動作初期にノイズが発生したとしても、ノイズ
による電位変動は電源電位ＶCC近傍になり、このような
電位では、第２センスアンプａ２の増幅作用が小さいの
で、その影響が出力ノードＤ２，−Ｄ２に現れない。
【００２０】
【発明の効果】以上、実施例で詳細に説明したように、
本発明にかかる半導体集積回路装置によれば、１つのク
ロック信号だけで段状に接続された２つのセンスアンプ
の活性化と、２段目のアンプの入，出力ノードの電源電
位へのプリチャージとを行うので、センスアンプ間での
活性化信号のタイムマージンがなくなり、高速な増幅作
用が得られる。
本発明にかかる半導体集積回路装置によれば、１つのク
ロック信号だけで段状に接続された２つのセンスアンプ
の活性化と、２段目のアンプの入，出力ノードの電源電
位へのプリチャージとを行うので、センスアンプ間での
活性化信号のタイムマージンがなくなり、高速な増幅作
用が得られる。
【００２１】また、２段目のセンスアンプのプリチャー
ジレベルが電源電位であるので、イコライズが十分に行
われ、製造プロセス上のバラツキや１段目のセンスアン
プ動作初期のノイズの影響も少なくなる。
ジレベルが電源電位であるので、イコライズが十分に行
われ、製造プロセス上のバラツキや１段目のセンスアン
プ動作初期のノイズの影響も少なくなる。
【図１】本発明にかかる半導体集積回路装置に用いられ
るセンスアンプの回路図である。
るセンスアンプの回路図である。
【図２】図１のセンスアンプ回路におけるクロック信号
と各ノードの電位変化の状態を示す説明図である。
と各ノードの電位変化の状態を示す説明図である。
【図３】従来のセンスアンプ回路を示す回路図である。
ａ１ 第１センスアンプ ａ２ 第２センスアンプ ｅ２，−ｅ２ 入力ノード Ｄ２，−Ｄ２ 出力ノード ｎ１，ｎ２ プルダウントランジスタ ｐ１〜ｐ４ ＰＭＯＳトランジスタ ＣＬＫ クロック信号
Claims (1)
- 【請求項１】 メモリセルから読み出された信号を検知
して増幅するセンスアンプ回路を備え、このセンスアン
プ回路がカレントミラー形アンプを並列接続した第１セ
ンスアンプと、この第１センスアンプに従属接続された
ＰＭＯＳ正帰還形アンプからなる第２センスアンプとで
構成された半導体集積回路装置において、 前記第２センスアンプは、中間電位レベルで増幅作用が
大になるように設定され、 前記第２センスアンプの入力および出力ノードを電源電
位にプリチャージするＰＭＯＳトランジスタをそれぞれ
設け、 前記第１および第２センスアンプの活性化信号と前記Ｐ
ＭＯＳトランジスタの制御信号とを同一クロック信号に
したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19134492A JP3154821B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19134492A JP3154821B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0612879A true JPH0612879A (ja) | 1994-01-21 |
| JP3154821B2 JP3154821B2 (ja) | 2001-04-09 |
Family
ID=16273011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19134492A Expired - Fee Related JP3154821B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3154821B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845274A (ja) * | 1994-05-23 | 1996-02-16 | Hyundai Electron Ind Co Ltd | ビットラインセンス増幅器 |
| KR100225712B1 (ko) * | 1996-04-24 | 1999-10-15 | 다니구찌 이찌로오, 기타오카 다카시 | 복수의 메모리셀을 갖는 메모리셀 어레이를 포함하는 반도체 메모리 장치 |
| US6046949A (en) * | 1997-12-24 | 2000-04-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| KR100324605B1 (ko) * | 1998-09-19 | 2002-05-09 | 박종섭 | 반도체메모리소자의감지증폭기 |
| KR100357041B1 (ko) * | 1998-12-22 | 2003-01-08 | 주식회사 하이닉스반도체 | 저전압용전류감지증폭기 |
| JP2010080054A (ja) * | 1999-07-21 | 2010-04-08 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリ装置のセンシングアンプ |
-
1992
- 1992-06-26 JP JP19134492A patent/JP3154821B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845274A (ja) * | 1994-05-23 | 1996-02-16 | Hyundai Electron Ind Co Ltd | ビットラインセンス増幅器 |
| KR100225712B1 (ko) * | 1996-04-24 | 1999-10-15 | 다니구찌 이찌로오, 기타오카 다카시 | 복수의 메모리셀을 갖는 메모리셀 어레이를 포함하는 반도체 메모리 장치 |
| US6046949A (en) * | 1997-12-24 | 2000-04-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| KR100324605B1 (ko) * | 1998-09-19 | 2002-05-09 | 박종섭 | 반도체메모리소자의감지증폭기 |
| KR100357041B1 (ko) * | 1998-12-22 | 2003-01-08 | 주식회사 하이닉스반도체 | 저전압용전류감지증폭기 |
| JP2010080054A (ja) * | 1999-07-21 | 2010-04-08 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリ装置のセンシングアンプ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3154821B2 (ja) | 2001-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3416062B2 (ja) | 連想メモリ（ｃａｍ） | |
| US6310501B1 (en) | Latch circuit for latching data at an edge of a clock signal | |
| US4417328A (en) | Random access semiconductor memory device using MOS transistors | |
| JPH0583998B2 (ja) | ||
| JPH11176163A (ja) | センス増幅回路 | |
| US7038962B2 (en) | Semiconductor integrated circuit | |
| JP3220027B2 (ja) | 半導体記憶装置 | |
| JPH0713857B2 (ja) | 半導体記憶装置 | |
| JP3474068B2 (ja) | 差動増幅器 | |
| US20060203571A1 (en) | Input and output buffers having symmetrical operating characteristics and immunity from voltage variations | |
| US6058059A (en) | Sense/output circuit for a semiconductor memory device | |
| US7352650B2 (en) | External clock synchronization semiconductor memory device and method for controlling same | |
| KR950005171B1 (ko) | 전류 미러 증폭회로 및 그의 구동 방법 | |
| JPS63288497A (ja) | 半導体メモリ装置のレベルシフト回路 | |
| JPH0612879A (ja) | 半導体集積回路装置 | |
| US5724299A (en) | Multiport register file memory using small voltage swing for write operation | |
| JPH03116493A (ja) | センスアンプ回路 | |
| JPH07312092A (ja) | ヒステリシスを有するセンス増幅器 | |
| US5751648A (en) | Two stage sensing for large static memory arrays | |
| JP2523736B2 (ja) | 半導体記憶装置 | |
| JP2000090683A (ja) | センスアンプ回路 | |
| JP3317270B2 (ja) | Ｓｒａｍ装置とその制御方法 | |
| JPH01192078A (ja) | 半導体記憶装置及びレベルシフト回路 | |
| JPH0551997B2 (ja) | ||
| JP3434753B2 (ja) | 半導体記憶装置のデータ転送回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090202 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090202 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100202 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100202 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100202 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110202 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110202 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |