JPH0845274A - ビットラインセンス増幅器 - Google Patents
ビットラインセンス増幅器Info
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- 238000010586 diagram Methods 0.000 description 13
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 本発明は、低電位の電源電圧より高速度でデ
ータ感知・増幅動作をすることができ、回路構成及び半
導体記憶装置のレイアウトを簡素化することができるセ
ンス増幅器を提供することにある。 【構成】 本発明は、第１制御信号により真偽及び補数
のビットライン（ＢＬ，／ＢＬ）に電荷を供給し、前記
真偽及び補数のビットライン上のデータを増幅するため
のデータ再生増幅器と、第２制御信号に応じ前記真偽の
ビットライン上のデータの電流を増幅し、真偽の入出力
ラインに現われるよう設けられた第１トランジスタと、
前記第２制御信号に応じ補数のビットライン上のデータ
の電流を増幅して補数の入出力ラインに現われるよう設
けられた第２トランジスタと、前記真偽入出力ライン及
び前記真偽のビットライン間の電流通路を選択的に形成
するよう設けたられた第１切換手段と、前記補数入出力
ライン及び前記補数のビットライン間の電流通路を選択
的に形成するよう設けられた第２切換手段とを備える。
ータ感知・増幅動作をすることができ、回路構成及び半
導体記憶装置のレイアウトを簡素化することができるセ
ンス増幅器を提供することにある。 【構成】 本発明は、第１制御信号により真偽及び補数
のビットライン（ＢＬ，／ＢＬ）に電荷を供給し、前記
真偽及び補数のビットライン上のデータを増幅するため
のデータ再生増幅器と、第２制御信号に応じ前記真偽の
ビットライン上のデータの電流を増幅し、真偽の入出力
ラインに現われるよう設けられた第１トランジスタと、
前記第２制御信号に応じ補数のビットライン上のデータ
の電流を増幅して補数の入出力ラインに現われるよう設
けられた第２トランジスタと、前記真偽入出力ライン及
び前記真偽のビットライン間の電流通路を選択的に形成
するよう設けたられた第１切換手段と、前記補数入出力
ライン及び前記補数のビットライン間の電流通路を選択
的に形成するよう設けられた第２切換手段とを備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に用いる
センス（Sense)増幅器に関し、特に占有面積及び電力消
耗の最少化とさらにデータの増幅を高速化することがで
るき高速センス増幅器に関する。
センス（Sense)増幅器に関し、特に占有面積及び電力消
耗の最少化とさらにデータの増幅を高速化することがで
るき高速センス増幅器に関する。
【０００２】
【従来の技術】通常のDynamic Random Access Memory
（以下、ＤＲＡＭという）のような半導体記憶装置は、
１つのトランジスタ及び１つのキャパシターで構成され
たメモリセル等を備え、このようなＤＲＡＭは現行の２
５６メガビットから１ギガビット以上に高集積化される
傾向にある。
（以下、ＤＲＡＭという）のような半導体記憶装置は、
１つのトランジスタ及び１つのキャパシターで構成され
たメモリセル等を備え、このようなＤＲＡＭは現行の２
５６メガビットから１ギガビット以上に高集積化される
傾向にある。
【０００３】前記半導体記憶装置の高集積化は、メモリ
セルの占有面積及びメモリセル等を駆動するための周辺
回路の占有面積を制限し、併せてビットライン及びバス
ラインの容量値及び抵抗値を増加させる要因になってい
る。
セルの占有面積及びメモリセル等を駆動するための周辺
回路の占有面積を制限し、併せてビットライン及びバス
ラインの容量値及び抵抗値を増加させる要因になってい
る。
【０００４】また、前記ＤＲＡＭ内のメモリセル等及び
周辺回路を駆動するための電源電圧も大部分の情報通信
装備に用いられる電源電圧が減少することにより漸次に
減少の傾向にある。前記ＤＲＡＭの電源電圧の減少はメ
モリセルのキャパシターの電荷蓄積量を減少させ、さら
にビットライン及びバスラインで伝送される電荷量を減
少させる。このため、前記ＤＲＡＭでアクセスされるデ
ータは雑音の影響に敏感になる。尚、前記ＤＲＡＭは高
集積化されることによりデータを高速にアクセスするこ
とができるよう要求されている。
周辺回路を駆動するための電源電圧も大部分の情報通信
装備に用いられる電源電圧が減少することにより漸次に
減少の傾向にある。前記ＤＲＡＭの電源電圧の減少はメ
モリセルのキャパシターの電荷蓄積量を減少させ、さら
にビットライン及びバスラインで伝送される電荷量を減
少させる。このため、前記ＤＲＡＭでアクセスされるデ
ータは雑音の影響に敏感になる。尚、前記ＤＲＡＭは高
集積化されることによりデータを高速にアクセスするこ
とができるよう要求されている。
【０００５】前記センス増幅器は半導体記憶装置の前記
ビットライン又はバスラインに接続され、前記ビットラ
イン及びバスライン上のデータを感知及び増幅する機能
を果たす。前記センス増幅器は、半導体記憶装置が高集
積化、低電圧化、動作の高速化に伴い、幾つかの事柄を
満たすことができるよう設計しなければならない。
ビットライン又はバスラインに接続され、前記ビットラ
イン及びバスライン上のデータを感知及び増幅する機能
を果たす。前記センス増幅器は、半導体記憶装置が高集
積化、低電圧化、動作の高速化に伴い、幾つかの事柄を
満たすことができるよう設計しなければならない。
【０００６】１番目に、信頼性を有するようデータ感知
マージンが大きくならなければならない。２番目に、半
導体記憶装置の高速動作に合うようデータを高速に感知
及び増幅しなければならない。３番目に、ビットライン
の幅（pitch)に合わせ配置されるよう占有面積が最少化
されなければならない。終りに、動作に関連した制御信
号が単純化されなければならない。
マージンが大きくならなければならない。２番目に、半
導体記憶装置の高速動作に合うようデータを高速に感知
及び増幅しなければならない。３番目に、ビットライン
の幅（pitch)に合わせ配置されるよう占有面積が最少化
されなければならない。終りに、動作に関連した制御信
号が単純化されなければならない。
【０００７】上記の事柄等を考慮して設計されたセンス
増幅器には、ビットライン上の電流を感知及び増幅する
電流差感知型センス増幅器と、また、ビットライン上の
電圧を感知および増幅する電圧差感知型センス増幅器が
ある。
増幅器には、ビットライン上の電流を感知及び増幅する
電流差感知型センス増幅器と、また、ビットライン上の
電圧を感知および増幅する電圧差感知型センス増幅器が
ある。
【０００８】前記電流差感知型センス増幅器はRead Onl
y Memory（以下、ＲＯＭという）に主に用いられ、ま
た、前記電圧差感知型センス増幅器はＤＲＡＭのような
RandomAccess Memory （以下、ＲＡＭという）に主に
用いられる。しかし、前記ＤＲＡＭは電源電圧の低電圧
化及びトランジスタの電流駆動能力の増加のため６４メ
ガビット以上からは前記電流差感知型センス増幅器を採
用し始めた。
y Memory（以下、ＲＯＭという）に主に用いられ、ま
た、前記電圧差感知型センス増幅器はＤＲＡＭのような
RandomAccess Memory （以下、ＲＡＭという）に主に
用いられる。しかし、前記ＤＲＡＭは電源電圧の低電圧
化及びトランジスタの電流駆動能力の増加のため６４メ
ガビット以上からは前記電流差感知型センス増幅器を採
用し始めた。
【０００９】しかし、従来の電圧差感知型センス増幅器
は構成が簡単である反面、データの感知及び増幅する速
度が非常に遅い欠点を有している。また、前記電流差感
知型センス増幅器は前記電圧感知型センス増幅器に比べ
速やかな感知及び増幅速度を有するが、記録されるデー
タ用バスライン及び読み取られるデータ用バスラインを
別途に要し、半導体記憶装置のレイアウトを複雑にする
欠点を有している。前記電圧差感知型センス増幅器及
び、前記電流差感知型センス増幅器の欠点を添付した図
１乃至図３を参照し具体的に考察してみる。
は構成が簡単である反面、データの感知及び増幅する速
度が非常に遅い欠点を有している。また、前記電流差感
知型センス増幅器は前記電圧感知型センス増幅器に比べ
速やかな感知及び増幅速度を有するが、記録されるデー
タ用バスライン及び読み取られるデータ用バスラインを
別途に要し、半導体記憶装置のレイアウトを複雑にする
欠点を有している。前記電圧差感知型センス増幅器及
び、前記電流差感知型センス増幅器の欠点を添付した図
１乃至図３を参照し具体的に考察してみる。
【００１０】図１は、従来の電圧差感知型センス増幅器
が適用されたＤＲＡＡＭを示す。前記図１において、ビ
ットラインセンス増幅器（１１）は真偽及び補数のビッ
トライン（ＢＬ，／ＢＬ）間に行違うように接続された
クロスカップルした２つのＰ−ＭＯＳトランジスタ（Ｐ
１，Ｐ２）と、前記２つＰ−ＭＯＳトランジスタ（Ｐ
１，Ｐ２）と同様な形態に接続した２つのＮ−ＭＯＳト
ランジスタ（Ｎ１，Ｎ２）とで構成されている。
が適用されたＤＲＡＡＭを示す。前記図１において、ビ
ットラインセンス増幅器（１１）は真偽及び補数のビッ
トライン（ＢＬ，／ＢＬ）間に行違うように接続された
クロスカップルした２つのＰ−ＭＯＳトランジスタ（Ｐ
１，Ｐ２）と、前記２つＰ−ＭＯＳトランジスタ（Ｐ
１，Ｐ２）と同様な形態に接続した２つのＮ−ＭＯＳト
ランジスタ（Ｎ１，Ｎ２）とで構成されている。
【００１１】図２は、図１の各部分に対する動作タイミ
ング図であり、図２を参照して前記図１の動作を説明す
る。先ず、ハイ論理を有するプリチャージ制御信号（Pr
echarge Control Signal)PC によりビットライン（Ｂ
Ｌ，／ＢＬ）とデータバスライン（ＤＢ，／ＤＢ）は半
導体電源電圧（ＨＶｃｃ：Half Vcc）にプリチャージさ
れる。前記ビットライン（ＢＬ，／ＢＬ）のプリチャー
ジ動作は３つのＮ−ＭＯＳトランジスタ（Ｎ５乃至Ｎ
７）により行われる。
ング図であり、図２を参照して前記図１の動作を説明す
る。先ず、ハイ論理を有するプリチャージ制御信号（Pr
echarge Control Signal)PC によりビットライン（Ｂ
Ｌ，／ＢＬ）とデータバスライン（ＤＢ，／ＤＢ）は半
導体電源電圧（ＨＶｃｃ：Half Vcc）にプリチャージさ
れる。前記ビットライン（ＢＬ，／ＢＬ）のプリチャー
ジ動作は３つのＮ−ＭＯＳトランジスタ（Ｎ５乃至Ｎ
７）により行われる。
【００１２】前記プリチャージ制御信号（ＰＣ）がロー
状態にディスエネーブルされた後、ローデコーダ（row
decoder 、図示せず) により選択したワードライン(WL
i) 側にブートストラップされた高電圧（Ｖｐｐ）が伝
達されると、第１セルキャパシター（Ｃ１）に貯蔵され
ていた電荷がＮ−ＭＯＳトランジスタ（Ｎ３）を経て真
偽のビットライン（ＢＬ）に供給される。このため、前
記真偽及び補数のビットライン（ＢＬ，／ＢＬ）の間に
僅かな電圧差が発生する。
状態にディスエネーブルされた後、ローデコーダ（row
decoder 、図示せず) により選択したワードライン(WL
i) 側にブートストラップされた高電圧（Ｖｐｐ）が伝
達されると、第１セルキャパシター（Ｃ１）に貯蔵され
ていた電荷がＮ−ＭＯＳトランジスタ（Ｎ３）を経て真
偽のビットライン（ＢＬ）に供給される。このため、前
記真偽及び補数のビットライン（ＢＬ，／ＢＬ）の間に
僅かな電圧差が発生する。
【００１３】また、前記ビットラインセンス増幅器（１
１）は第１及び第２増幅制御信号（ＳＡＰ，ＳＡＮ）が
各々電源電圧（Ｖｃｃ）と接地電圧（ＧＮＤ）を維持す
る場合に動作する。増幅動作の際、前記ビットラインセ
ンス増幅器（１１）は前記真偽及び補数のビットライン
（ＢＬ，／ＢＬ）上の電圧を、夫々電源電圧（Ｖｃｃ）
及び接地電圧（ＧＮＤ）となるようにする。
１）は第１及び第２増幅制御信号（ＳＡＰ，ＳＡＮ）が
各々電源電圧（Ｖｃｃ）と接地電圧（ＧＮＤ）を維持す
る場合に動作する。増幅動作の際、前記ビットラインセ
ンス増幅器（１１）は前記真偽及び補数のビットライン
（ＢＬ，／ＢＬ）上の電圧を、夫々電源電圧（Ｖｃｃ）
及び接地電圧（ＧＮＤ）となるようにする。
【００１４】また、前記ビットラインセンス増幅器（１
１）により増幅された前記真偽及び補数のビットライン
（ＢＬ，／ＢＬ）上の真偽及び補数のデータは、夫々Ｎ
−ＭＯＳトランジスタ（Ｎ８，Ｎ９）を経て真偽及び補
数のバスライン（ＤＢ，／ＤＢ）側に伝送される。前記
Ｎ−ＭＯＳトランジスタ（Ｎ８，Ｎ９）はカラムデコー
ダ（図示せず）により、カラム伝達制御信号（Ｙｊ）が
ハイ論理を有する場合にターンオンされ前記真偽及び補
数のデータの伝送通知を夫々形成する。
１）により増幅された前記真偽及び補数のビットライン
（ＢＬ，／ＢＬ）上の真偽及び補数のデータは、夫々Ｎ
−ＭＯＳトランジスタ（Ｎ８，Ｎ９）を経て真偽及び補
数のバスライン（ＤＢ，／ＤＢ）側に伝送される。前記
Ｎ−ＭＯＳトランジスタ（Ｎ８，Ｎ９）はカラムデコー
ダ（図示せず）により、カラム伝達制御信号（Ｙｊ）が
ハイ論理を有する場合にターンオンされ前記真偽及び補
数のデータの伝送通知を夫々形成する。
【００１５】前記バスライン（ＤＢ，／ＤＢ）上の真偽
及び補数のデータは、図示しないバスラインセンス増幅
器により増幅された後、データ出力端側に伝送される。
図３は、電流差感知型センス増幅器が適用されたＤＲＡ
Ｍを示す図面である。図３において、前記ＤＲＡＭは図
１に示したＤＲＡＭと同様な構成のメモリセル、ビット
ラインプリチャージ回路及び図１のビットラインセンス
増幅器（１１）と同様な構成のビットラインセンス増幅
器（１２）とを備える。また、前記ＤＲＡＭは記録用デ
ータを入力するための記録用の真偽及び補数のバスライ
ン（ＷＤＢ，／ＷＤＢ）及び読み取られるデータを出力
するための読み取り用の真偽及び補数のバスライン（Ｒ
ＤＢ，／ＲＤＢ）とを備える。
及び補数のデータは、図示しないバスラインセンス増幅
器により増幅された後、データ出力端側に伝送される。
図３は、電流差感知型センス増幅器が適用されたＤＲＡ
Ｍを示す図面である。図３において、前記ＤＲＡＭは図
１に示したＤＲＡＭと同様な構成のメモリセル、ビット
ラインプリチャージ回路及び図１のビットラインセンス
増幅器（１１）と同様な構成のビットラインセンス増幅
器（１２）とを備える。また、前記ＤＲＡＭは記録用デ
ータを入力するための記録用の真偽及び補数のバスライ
ン（ＷＤＢ，／ＷＤＢ）及び読み取られるデータを出力
するための読み取り用の真偽及び補数のバスライン（Ｒ
ＤＢ，／ＲＤＢ）とを備える。
【００１６】さらに、前記ＤＲＡＭは読み取り選択信号
（ＲＹｊ）がハイ論理を有する場合に駆動され、前記真
偽及び補数の読み取りバスライン（ＲＤＢ，／ＲＤＢ）
を夫々Ｎ−ＭＯＳトランジスタ（Ｎ１２，Ｎ１３）に夫
々接続させるための２つのＮ−ＭＯＳトランジスタ（Ｎ
１０，Ｎ１１）とを備える。前記Ｎ−ＭＯＳトランジス
タ（Ｎ１２）は前記真偽ビットライン（ＢＬ）上の信号
により、前記Ｎ−ＭＯＳトランジスタ（Ｎ１０）及び接
地電源（ＧＮＤ）間の電流通路を開閉する。さらに、前
記Ｎ−ＭＯＳトランジスタ（Ｎ１３）は、前記補数のビ
ットライン（／ＢＬ）上のデータにより前記Ｎ−ＭＯＳ
トランジスタ（Ｎ１１）及び接地電源（ＧＮＤ）間の電
流通路を開閉する。前記２つのＮ−ＭＯＳトランジスタ
（Ｎ１２，Ｎ１３）は前記真偽及び補数のビットライン
（ＢＬ，／ＢＬ）上の前記真偽及び補数のデータの電流
を増加する機能を果たす。
（ＲＹｊ）がハイ論理を有する場合に駆動され、前記真
偽及び補数の読み取りバスライン（ＲＤＢ，／ＲＤＢ）
を夫々Ｎ−ＭＯＳトランジスタ（Ｎ１２，Ｎ１３）に夫
々接続させるための２つのＮ−ＭＯＳトランジスタ（Ｎ
１０，Ｎ１１）とを備える。前記Ｎ−ＭＯＳトランジス
タ（Ｎ１２）は前記真偽ビットライン（ＢＬ）上の信号
により、前記Ｎ−ＭＯＳトランジスタ（Ｎ１０）及び接
地電源（ＧＮＤ）間の電流通路を開閉する。さらに、前
記Ｎ−ＭＯＳトランジスタ（Ｎ１３）は、前記補数のビ
ットライン（／ＢＬ）上のデータにより前記Ｎ−ＭＯＳ
トランジスタ（Ｎ１１）及び接地電源（ＧＮＤ）間の電
流通路を開閉する。前記２つのＮ−ＭＯＳトランジスタ
（Ｎ１２，Ｎ１３）は前記真偽及び補数のビットライン
（ＢＬ，／ＢＬ）上の前記真偽及び補数のデータの電流
を増加する機能を果たす。
【００１７】前記記録用の真偽及び補数のビットライン
（ＷＤＢ，／ＷＤＢ）は、夫々Ｎ−ＭＯＳトランジスタ
（Ｎ１４，Ｎ１５）により前記真偽及び補数のビットラ
イン（ＢＬ，／ＢＬ）に選択的に接続される。前記Ｎ−
ＭＯＳトランジスタ（Ｎ１４）は記録選択信号（ＹＷ
ｊ）がハイ論理を有する場合、ターンオンされ、前記記
録用の真偽のバスライン（ＷＤＢ）上のデータを前記真
偽のビットライン（ＢＬ）側に伝送する。また、前記Ｎ
−ＭＯＳトランジスタ（Ｎ１５）も、前記記録選択信号
（ＹＷｊ）がハイ論理を有する場合、ターンオンされ、
前記記録用の補数のバスライン（／ＷＤＢ）上のデータ
を前記補数のビットライン（／ＢＬ）側に伝送する。
（ＷＤＢ，／ＷＤＢ）は、夫々Ｎ−ＭＯＳトランジスタ
（Ｎ１４，Ｎ１５）により前記真偽及び補数のビットラ
イン（ＢＬ，／ＢＬ）に選択的に接続される。前記Ｎ−
ＭＯＳトランジスタ（Ｎ１４）は記録選択信号（ＹＷ
ｊ）がハイ論理を有する場合、ターンオンされ、前記記
録用の真偽のバスライン（ＷＤＢ）上のデータを前記真
偽のビットライン（ＢＬ）側に伝送する。また、前記Ｎ
−ＭＯＳトランジスタ（Ｎ１５）も、前記記録選択信号
（ＹＷｊ）がハイ論理を有する場合、ターンオンされ、
前記記録用の補数のバスライン（／ＷＤＢ）上のデータ
を前記補数のビットライン（／ＢＬ）側に伝送する。
【００１８】前記ＤＲＡＭにおいて、前記ビットライン
センス増幅器（１２）及び前記電流増幅用の２つのＮ−
ＭＯＳトランジスタ（Ｎ１２，Ｎ１３）はワードライン
が選択される際、同時に駆動することができるようにビ
ットライン及びバスラインの間に接続される。
センス増幅器（１２）及び前記電流増幅用の２つのＮ−
ＭＯＳトランジスタ（Ｎ１２，Ｎ１３）はワードライン
が選択される際、同時に駆動することができるようにビ
ットライン及びバスラインの間に接続される。
【００１９】このため、前記電流増幅用センス増幅器は
図１に示した電圧増幅用センス増幅器に比べ高速に感知
及び増幅動作を行うことができる。
図１に示した電圧増幅用センス増幅器に比べ高速に感知
及び増幅動作を行うことができる。
【００２０】
【発明が解決しようとする課題】しかし、従来のセンス
増幅器は、データの入出力通路に伴う２つのバスライン
及びその駆動回路を要求することにより、その構成が複
雑であるだけでなく半導体記憶装置のレイアウトを困難
にする問題点がある。
増幅器は、データの入出力通路に伴う２つのバスライン
及びその駆動回路を要求することにより、その構成が複
雑であるだけでなく半導体記憶装置のレイアウトを困難
にする問題点がある。
【００２１】したがって、本発明では低電位の電源電圧
により速やかな速度でデータ感知・増幅動作をすること
ができ、回路構成及び半導体記憶装置のレイアウトを容
易にすることができるセンス増幅器を提供することにあ
る。
により速やかな速度でデータ感知・増幅動作をすること
ができ、回路構成及び半導体記憶装置のレイアウトを容
易にすることができるセンス増幅器を提供することにあ
る。
【００２２】
【課題を解決するための手段】前記目的を達成するた
め、本発明のセンス増幅器は、第１制御信号により真偽
及び補数のビットライン（ＢＬ，／ＢＬ）に電荷を供給
し、前記真偽及び補数のビットライン上のデータを増幅
するためのデータ再生増幅手段と、第２制御信号に応じ
前記真偽のビットライン上のデータの電流を増幅して真
偽の入出力ラインに現われるよう設けた第１電流増幅手
段と、前記第２制御信号に応じ補数のビットライン上の
データの電流を増幅し補数の入出力ラインに現われるよ
う設けた第２電流増幅手段と、前記真偽入出力ライン及
び前記真偽のビットライン間の電流通路を選択的に形成
するよう設けた第１切換手段と、前記補数の入出力ライ
ン及び前記補数のビットライン間の電流通路を選択的に
形成するよう設けた第２切換手段とを備える。
め、本発明のセンス増幅器は、第１制御信号により真偽
及び補数のビットライン（ＢＬ，／ＢＬ）に電荷を供給
し、前記真偽及び補数のビットライン上のデータを増幅
するためのデータ再生増幅手段と、第２制御信号に応じ
前記真偽のビットライン上のデータの電流を増幅して真
偽の入出力ラインに現われるよう設けた第１電流増幅手
段と、前記第２制御信号に応じ補数のビットライン上の
データの電流を増幅し補数の入出力ラインに現われるよ
う設けた第２電流増幅手段と、前記真偽入出力ライン及
び前記真偽のビットライン間の電流通路を選択的に形成
するよう設けた第１切換手段と、前記補数の入出力ライ
ン及び前記補数のビットライン間の電流通路を選択的に
形成するよう設けた第２切換手段とを備える。
【００２３】
【作用】前記構成により、本発明はワードラインと共に
イネーブルされることにより、データを高速に感知及び
増幅することができる。また、本発明は少数のトランジ
スタを用いて簡単な構成及び小さい占有面積を有し、デ
ータの入出力のため一つのバスラインを必要とする。こ
のため、本発明は半導体記憶装置のレイアウトを簡素化
することができる利点がある。
イネーブルされることにより、データを高速に感知及び
増幅することができる。また、本発明は少数のトランジ
スタを用いて簡単な構成及び小さい占有面積を有し、デ
ータの入出力のため一つのバスラインを必要とする。こ
のため、本発明は半導体記憶装置のレイアウトを簡素化
することができる利点がある。
【００２４】
【実施例】図４は、本発明の第１実施例によるセンス増
幅器が適用されたＤＲＡＭを示す図である。前記ＤＲＡ
Ｍは真偽及び補数のビットライン（ＢＬ，／ＢＬ）と第
１及び第２ノード（Ｍ１，Ｍ２）の間に接続されたビッ
トラインセンス増幅器（１４）と、真偽のバスライン
（ＤＢ）及び前記第１ノード（Ｍ１）間の伝送通路を開
閉するためのＮ−ＭＯＳトランジスタ（Ｎ８）と、補数
のバスライン（／ＤＢ）及び前記第２ノード（Ｍ２）間
の伝送通路を開閉するためのＮ−ＭＯＳトランジスタ
（Ｎ９）とを備える。
幅器が適用されたＤＲＡＭを示す図である。前記ＤＲＡ
Ｍは真偽及び補数のビットライン（ＢＬ，／ＢＬ）と第
１及び第２ノード（Ｍ１，Ｍ２）の間に接続されたビッ
トラインセンス増幅器（１４）と、真偽のバスライン
（ＤＢ）及び前記第１ノード（Ｍ１）間の伝送通路を開
閉するためのＮ−ＭＯＳトランジスタ（Ｎ８）と、補数
のバスライン（／ＤＢ）及び前記第２ノード（Ｍ２）間
の伝送通路を開閉するためのＮ−ＭＯＳトランジスタ
（Ｎ９）とを備える。
【００２５】前記ビットラインセンス増幅器（１４）は
前記真偽及び補数のビットライン（ＢＬ，／ＢＬ）の間
に接続され、第１制御信号（ＳＡＰ）により前記真偽及
び補数のビットライン（ＢＬ，／ＢＬ）上の真偽及び補
数データを増幅するデータ再生増幅器（１３）と、第２
制御信号（ＳＡＮ）及び前記真偽のビットライン（Ｂ
Ｌ）上のデータにより前記第２ノード（Ｍ２）上の電流
をバイパスするためのＮ−ＭＯＳトランジスタ（Ｎ１）
と、第２制御信号（ＳＡＮ）及び前記補数のビットライ
ン（／ＢＬ）上のデータにより前記第１ノード（Ｍ１）
上の電流をバイパスするためのＮ−ＭＯＳトランジスタ
（Ｎ２）とを備える。また、前記ビットラインセンス増
幅器（１４）は第３制御信号（ＤＲ）により、前記真偽
のビットライン（ＢＬ）及び前記第１ノード（Ｍ１）間
のデータ伝送通路を開閉するためのＮ−ＭＯＳトランジ
スタ（Ｎ１０）と、また、第３制御信号（ＤＲ）により
前記補数のビットライン（／ＢＬ）及び前記第２ノード
（Ｍ２）間のデータ伝送通路を開閉するためのＮ−ＭＯ
Ｓトランジスタ（Ｎ１１）とを備える。
前記真偽及び補数のビットライン（ＢＬ，／ＢＬ）の間
に接続され、第１制御信号（ＳＡＰ）により前記真偽及
び補数のビットライン（ＢＬ，／ＢＬ）上の真偽及び補
数データを増幅するデータ再生増幅器（１３）と、第２
制御信号（ＳＡＮ）及び前記真偽のビットライン（Ｂ
Ｌ）上のデータにより前記第２ノード（Ｍ２）上の電流
をバイパスするためのＮ−ＭＯＳトランジスタ（Ｎ１）
と、第２制御信号（ＳＡＮ）及び前記補数のビットライ
ン（／ＢＬ）上のデータにより前記第１ノード（Ｍ１）
上の電流をバイパスするためのＮ−ＭＯＳトランジスタ
（Ｎ２）とを備える。また、前記ビットラインセンス増
幅器（１４）は第３制御信号（ＤＲ）により、前記真偽
のビットライン（ＢＬ）及び前記第１ノード（Ｍ１）間
のデータ伝送通路を開閉するためのＮ−ＭＯＳトランジ
スタ（Ｎ１０）と、また、第３制御信号（ＤＲ）により
前記補数のビットライン（／ＢＬ）及び前記第２ノード
（Ｍ２）間のデータ伝送通路を開閉するためのＮ−ＭＯ
Ｓトランジスタ（Ｎ１１）とを備える。
【００２６】前記２つのＮ−ＭＯＳトランジスタ（Ｎ１
０，Ｎ１１）はデータ記録及び読み取りモードの両モー
ドで駆動される。これとは別に、前記２つのＮ−ＭＯＳ
トランジスタ（Ｎ１，Ｎ２）はデータ読み取りモードの
際にのみ駆動され、前記２つのＮ−ＭＯＳトランジスタ
（Ｎ１０，Ｎ１１）と共にラッチ回路を形成することに
なる。
０，Ｎ１１）はデータ記録及び読み取りモードの両モー
ドで駆動される。これとは別に、前記２つのＮ−ＭＯＳ
トランジスタ（Ｎ１，Ｎ２）はデータ読み取りモードの
際にのみ駆動され、前記２つのＮ−ＭＯＳトランジスタ
（Ｎ１０，Ｎ１１）と共にラッチ回路を形成することに
なる。
【００２７】読み取り動作において、示されないローデ
コーダによりワードライン（ＷＬ１及びＷＬ２）の一つ
が選択されると、セルキャパシター（Ｃ１又はＣ２）に
貯蔵された電荷はＮ−ＭＯＳトランジスタ（Ｎ３又はＮ
４）を経て真偽又は補数のビットライン（ＢＬ，／Ｂ
Ｌ）に供給される。すると、前記ビットラインセンス増
幅器（１４）はハイ論理を有する前記第１及び第３制御
信号（ＳＡＰ，ＤＲ）及び、ロー論理を有する前記第２
制御信号（ＳＡＮ）により前記真偽及び補数のビットラ
イン（ＢＬ，／ＢＬ）上の真偽及び補数のデータを電圧
及び電流増幅し、前記第１及び第２ノード（Ｍ１，Ｍ
２）側に夫々伝送する。前記第１及び第２ノード（Ｍ
１，Ｍ２）上の真偽及び補数のデータは、夫々ハイ論理
のカラム制御信号（Ｙｊ）によりイネーブルされるＮ−
ＭＯＳトランジスタ（Ｎ８，Ｎ９）を経て前記真偽及び
補数のバスライン（ＤＢ，／ＤＢ）に供給される。
コーダによりワードライン（ＷＬ１及びＷＬ２）の一つ
が選択されると、セルキャパシター（Ｃ１又はＣ２）に
貯蔵された電荷はＮ−ＭＯＳトランジスタ（Ｎ３又はＮ
４）を経て真偽又は補数のビットライン（ＢＬ，／Ｂ
Ｌ）に供給される。すると、前記ビットラインセンス増
幅器（１４）はハイ論理を有する前記第１及び第３制御
信号（ＳＡＰ，ＤＲ）及び、ロー論理を有する前記第２
制御信号（ＳＡＮ）により前記真偽及び補数のビットラ
イン（ＢＬ，／ＢＬ）上の真偽及び補数のデータを電圧
及び電流増幅し、前記第１及び第２ノード（Ｍ１，Ｍ
２）側に夫々伝送する。前記第１及び第２ノード（Ｍ
１，Ｍ２）上の真偽及び補数のデータは、夫々ハイ論理
のカラム制御信号（Ｙｊ）によりイネーブルされるＮ−
ＭＯＳトランジスタ（Ｎ８，Ｎ９）を経て前記真偽及び
補数のバスライン（ＤＢ，／ＤＢ）に供給される。
【００２８】前記ビットラインセンス増幅器（１４）の
動作をさらに詳細に説明すると、前記データ再生増幅器
（１３）は前記ハイ論理の第１制御信号（ＳＡＰ）によ
り駆動され、前記真偽及び補数のビットライン（ＢＬ，
／ＢＬ）上のデータ中のある１つを電源電圧（Ｖｃｃ）
のレベルになるよう増幅する。
動作をさらに詳細に説明すると、前記データ再生増幅器
（１３）は前記ハイ論理の第１制御信号（ＳＡＰ）によ
り駆動され、前記真偽及び補数のビットライン（ＢＬ，
／ＢＬ）上のデータ中のある１つを電源電圧（Ｖｃｃ）
のレベルになるよう増幅する。
【００２９】前記第２制御信号（ＳＡＮ）がロー論理を
維持する場合、また、前記Ｎ−ＭＯＳトランジスタ（Ｎ
１）は前記真偽のビットライン（ＢＬ）上の電圧の大き
さに相当する程の前記第２ノード（Ｍ２）上の電流を前
記第２制御信号（ＳＡＮ）のソース側にバイパスさせ
る。同様に、前記Ｎ−ＭＯＳトランジスタ（Ｎ２）も、
前記第２制御信号（ＳＡＮ）がロー論理を維持する間、
前記補数のビットライン（／ＢＬ）上の電圧の大きさに
相当する大きさ程の前記第１ノード（Ｍ１）上の電流を
前記第２制御信号（ＳＡＮ）のソース側にミュートさせ
る。前記２つのＮ−ＭＯＳトランジスタ（Ｎ１，Ｎ２）
により前記真偽及び補数のビットライン（ＢＬ，／Ｂ
Ｌ）間の電流差は増幅され、前記第１及び第２ノード
（Ｍ１，Ｍ２）に伝送される。
維持する場合、また、前記Ｎ−ＭＯＳトランジスタ（Ｎ
１）は前記真偽のビットライン（ＢＬ）上の電圧の大き
さに相当する程の前記第２ノード（Ｍ２）上の電流を前
記第２制御信号（ＳＡＮ）のソース側にバイパスさせ
る。同様に、前記Ｎ−ＭＯＳトランジスタ（Ｎ２）も、
前記第２制御信号（ＳＡＮ）がロー論理を維持する間、
前記補数のビットライン（／ＢＬ）上の電圧の大きさに
相当する大きさ程の前記第１ノード（Ｍ１）上の電流を
前記第２制御信号（ＳＡＮ）のソース側にミュートさせ
る。前記２つのＮ−ＭＯＳトランジスタ（Ｎ１，Ｎ２）
により前記真偽及び補数のビットライン（ＢＬ，／Ｂ
Ｌ）間の電流差は増幅され、前記第１及び第２ノード
（Ｍ１，Ｍ２）に伝送される。
【００３０】前記真偽のビットライン（ＢＬ）及び前記
第１ノード（Ｍ１）間の伝送通路をＮ−ＭＯＳトランジ
スタ（Ｎ１０）を導通させることにより開通させる。一
方、前記Ｎ−ＭＯＳトランジスタ（Ｎ１１）は前記ハイ
論理の第２制御信号（ＤＲ）により駆動され、前記補数
のビットライン（／ＢＬ）及び前記第２ノード（Ｍ２）
間の伝送通路を開通させる。この結果、前記２つのＮ−
ＭＯＳトランジスタ（Ｎ１０，Ｎ１１）により前記第１
及び第２ノード（Ｍ１，Ｍ２）上の増幅された真偽及び
補数のデータは、前記真偽及び補数のビットライン（Ｂ
Ｌ，／ＢＬ）を夫々経て前記選択されたセルキャパシタ
ー（Ｃ１又はＣ２）をリフレッシュすることになる。
第１ノード（Ｍ１）間の伝送通路をＮ−ＭＯＳトランジ
スタ（Ｎ１０）を導通させることにより開通させる。一
方、前記Ｎ−ＭＯＳトランジスタ（Ｎ１１）は前記ハイ
論理の第２制御信号（ＤＲ）により駆動され、前記補数
のビットライン（／ＢＬ）及び前記第２ノード（Ｍ２）
間の伝送通路を開通させる。この結果、前記２つのＮ−
ＭＯＳトランジスタ（Ｎ１０，Ｎ１１）により前記第１
及び第２ノード（Ｍ１，Ｍ２）上の増幅された真偽及び
補数のデータは、前記真偽及び補数のビットライン（Ｂ
Ｌ，／ＢＬ）を夫々経て前記選択されたセルキャパシタ
ー（Ｃ１又はＣ２）をリフレッシュすることになる。
【００３１】結果的に、前記真偽及び補数のビットライ
ン（ＢＬ，／ＢＬ）上の前記真偽及び補数のデータは前
記データ再生増幅器（１３）により電圧増幅され、また
前記２つのＮ−ＭＯＳトランジスタ（Ｎ１，Ｎ２）によ
り電流増加される。さらに、前記電圧及び電流増幅され
た真偽及び補数のデータは夫々第１及び第２ノード（Ｍ
１，Ｍ２）に伝送される。また、前記第３制御信号（Ｄ
Ｒ）は前記第１及び第２制御信号（ＳＡＰ，ＳＡＮ）よ
り一定時間経過の後、イネーブルされるようにしなけれ
ばならないが、前記第１及び第２制御信号（ＳＡＰ，Ｓ
ＡＮ）と共にイネーブルされても係りない。また、前記
第１及び第２制御信号（ＳＡＰ，ＳＡＮ）は前記ワード
ライン（ＷＬ）がイネーブルされると共にイネーブルさ
れる。このため、前記ビットラインセンス増幅器は前記
真偽及び補数のビットライン（ＢＬ，／ＢＬ）上の前記
真偽及び補数のデータを高速に感知・増幅することがで
きる。
ン（ＢＬ，／ＢＬ）上の前記真偽及び補数のデータは前
記データ再生増幅器（１３）により電圧増幅され、また
前記２つのＮ−ＭＯＳトランジスタ（Ｎ１，Ｎ２）によ
り電流増加される。さらに、前記電圧及び電流増幅され
た真偽及び補数のデータは夫々第１及び第２ノード（Ｍ
１，Ｍ２）に伝送される。また、前記第３制御信号（Ｄ
Ｒ）は前記第１及び第２制御信号（ＳＡＰ，ＳＡＮ）よ
り一定時間経過の後、イネーブルされるようにしなけれ
ばならないが、前記第１及び第２制御信号（ＳＡＰ，Ｓ
ＡＮ）と共にイネーブルされても係りない。また、前記
第１及び第２制御信号（ＳＡＰ，ＳＡＮ）は前記ワード
ライン（ＷＬ）がイネーブルされると共にイネーブルさ
れる。このため、前記ビットラインセンス増幅器は前記
真偽及び補数のビットライン（ＢＬ，／ＢＬ）上の前記
真偽及び補数のデータを高速に感知・増幅することがで
きる。
【００３２】また、前記ビットラインセンス増幅器は図
３の電流差感知型センス増幅器に比べ少ないトランジス
タを用い簡単な構成及び小さい占有面積を有し、さら
に、データの入出力のため１つのバスラインを要求する
長所を有する。このため、前記ビットラインセンス増幅
器は半導体記憶装置のレイアウトを簡素化することがで
きる利点がある。
３の電流差感知型センス増幅器に比べ少ないトランジス
タを用い簡単な構成及び小さい占有面積を有し、さら
に、データの入出力のため１つのバスラインを要求する
長所を有する。このため、前記ビットラインセンス増幅
器は半導体記憶装置のレイアウトを簡素化することがで
きる利点がある。
【００３３】図５は、図４に示したデータ再生増幅器
（１３）の第１実施例の詳細な回路図である。図５にお
いて、前記データ再生増幅器（１３）は補数のビットラ
イン（／ＢＬ）上のデータの電圧値により選択的に駆動
される第１Ｐ−ＭＯＳトランジスタ（Ｐ１）を備える。
前記第１Ｐ−ＭＯＳトランジスタ（Ｐ１）は、前記補数
のビットライン（／ＢＬ）上のデータがロー論理を有す
る場合、高電位を有する第１制御信号（ＳＡＰ）を真偽
のビットライン（ＢＬ）側に伝送する。
（１３）の第１実施例の詳細な回路図である。図５にお
いて、前記データ再生増幅器（１３）は補数のビットラ
イン（／ＢＬ）上のデータの電圧値により選択的に駆動
される第１Ｐ−ＭＯＳトランジスタ（Ｐ１）を備える。
前記第１Ｐ−ＭＯＳトランジスタ（Ｐ１）は、前記補数
のビットライン（／ＢＬ）上のデータがロー論理を有す
る場合、高電位を有する第１制御信号（ＳＡＰ）を真偽
のビットライン（ＢＬ）側に伝送する。
【００３４】また、前記データ再生増幅器（１３）は前
記真偽のビットライン（ＢＬ）上のデータの電圧値によ
り選択的に駆動される第２Ｐ−ＭＯＳトランジスタ（Ｐ
２）を備える。前記第２Ｐ−ＭＯＳトランジスタ（Ｐ
２）は、前記真偽のビットライン（ＢＬ）上のデータが
ロー論理を有する場合、前記第１制御信号（ＳＡＰ）を
前記補数のビットライン（／ＢＬ）側に伝送する。
記真偽のビットライン（ＢＬ）上のデータの電圧値によ
り選択的に駆動される第２Ｐ−ＭＯＳトランジスタ（Ｐ
２）を備える。前記第２Ｐ−ＭＯＳトランジスタ（Ｐ
２）は、前記真偽のビットライン（ＢＬ）上のデータが
ロー論理を有する場合、前記第１制御信号（ＳＡＰ）を
前記補数のビットライン（／ＢＬ）側に伝送する。
【００３５】結果的に、前記第１及び第２Ｐ−ＭＯＳト
ランジスタ（Ｐ１，Ｐ２）は前記真偽及び補数のビット
ライン（ＢＬ，／ＢＬ）に行違う（Cross coupled)よう
接続され、前記真偽及び補数のビットライン（ＢＬ，／
ＢＬ）上の前記真偽及び補数のデータ中の一つを電圧増
幅することになる。
ランジスタ（Ｐ１，Ｐ２）は前記真偽及び補数のビット
ライン（ＢＬ，／ＢＬ）に行違う（Cross coupled)よう
接続され、前記真偽及び補数のビットライン（ＢＬ，／
ＢＬ）上の前記真偽及び補数のデータ中の一つを電圧増
幅することになる。
【００３６】図６は、図４に示したデータ再生増幅器
（１３）の第２実施例の詳細な回路図である。図６に示
したデータ再生増幅器は図５に示した第１及び第２Ｐ−
ＭＯＳトランジスタ（Ｐ１，Ｐ２）を夫々Ｎ−ＭＯＳト
ランジスタ（Ｎ１，Ｎ２）に置き換えたものである。こ
れは、Ｐ−ＭＯＳトランジスタの場合に形成されるＮウ
ェールがレイアウト面積が大きく増加させるが、逆にＮ
−ＭＯＳトランジスタはレイアウト面積を著しく減少す
ることができるためである。前記レイアウト面積が減少
できるのはセンス増幅器に用いられる全てのトランジス
タがＮ−ＭＯＳトランジスタになることに基づく。
（１３）の第２実施例の詳細な回路図である。図６に示
したデータ再生増幅器は図５に示した第１及び第２Ｐ−
ＭＯＳトランジスタ（Ｐ１，Ｐ２）を夫々Ｎ−ＭＯＳト
ランジスタ（Ｎ１，Ｎ２）に置き換えたものである。こ
れは、Ｐ−ＭＯＳトランジスタの場合に形成されるＮウ
ェールがレイアウト面積が大きく増加させるが、逆にＮ
−ＭＯＳトランジスタはレイアウト面積を著しく減少す
ることができるためである。前記レイアウト面積が減少
できるのはセンス増幅器に用いられる全てのトランジス
タがＮ−ＭＯＳトランジスタになることに基づく。
【００３７】図７は、バスラインの電流差を感知するこ
とができるよう構成した本発明の第２実施例によるセン
ス増幅器を示す回路図である。前記バスラインセンス増
幅器は、第１及び第２制御信号（ＣＫ１，ＣＫ２）によ
り真偽のバスライン（ＤＢ）の信号を増幅し第１ノード
（ａ１）に出力する第１電流増幅部と、前記第１電流増
幅部と同様な形態に構成され補数のバスライン（／Ｄ
Ｂ）の信号を増幅し前記増幅された信号を第２ノード
（ａ２）に供給する第２電流増幅部と、また、前記第１
及び第２ノード（ａ１，ａ２）上の信号間の電流差を感
知及び増幅し前記増幅された信号を第１及び第２出力端
子（ＶＯ１，ＶＯ２）に出力する第３電流増幅部とより
成る。
とができるよう構成した本発明の第２実施例によるセン
ス増幅器を示す回路図である。前記バスラインセンス増
幅器は、第１及び第２制御信号（ＣＫ１，ＣＫ２）によ
り真偽のバスライン（ＤＢ）の信号を増幅し第１ノード
（ａ１）に出力する第１電流増幅部と、前記第１電流増
幅部と同様な形態に構成され補数のバスライン（／Ｄ
Ｂ）の信号を増幅し前記増幅された信号を第２ノード
（ａ２）に供給する第２電流増幅部と、また、前記第１
及び第２ノード（ａ１，ａ２）上の信号間の電流差を感
知及び増幅し前記増幅された信号を第１及び第２出力端
子（ＶＯ１，ＶＯ２）に出力する第３電流増幅部とより
成る。
【００３８】前記第１電流増幅部はソースに電源電圧
（Ｖｃｃ）が印加され、ゲートが前記第１制御信号（Ｃ
Ｋ１）により制御されるトランジスタ（ＭＰ３）と、ソ
ースが前記トランジスタ（ＭＰ３）のドレインに連結さ
れゲートとドレインが真偽のバスライン（ＤＢ）に接続
されたトランジスタ（ＭＰ１）と、電源電圧（Ｖｃｃ）
とノード（ａ１）間に接続しゲートが真偽のバスライン
（ＤＢ）に連結されたトランジスタ（ＭＰ２）と、ダイ
オード構造に接続されたトランジスタ（ＭＮ３）と、前
記トランジスタ（ＭＮ３）のソースと接地電圧（ＧＮ
Ｄ）間に接続されゲートが前記第２制御信号（ＣＫ２）
により制御されるトランジスタ（ＭＮ５）とより成る。
前記第２電流増幅部は、前記補数のバスライン（／Ｄ
Ｂ）及び前記第２ノード（ａ２）の間に前記第１電流増
幅部と同様な形態で接続したトランジスタ（ＭＰ６，Ｍ
Ｐ４，ＭＰ５，ＭＮ４，ＭＮ６）を備える。
（Ｖｃｃ）が印加され、ゲートが前記第１制御信号（Ｃ
Ｋ１）により制御されるトランジスタ（ＭＰ３）と、ソ
ースが前記トランジスタ（ＭＰ３）のドレインに連結さ
れゲートとドレインが真偽のバスライン（ＤＢ）に接続
されたトランジスタ（ＭＰ１）と、電源電圧（Ｖｃｃ）
とノード（ａ１）間に接続しゲートが真偽のバスライン
（ＤＢ）に連結されたトランジスタ（ＭＰ２）と、ダイ
オード構造に接続されたトランジスタ（ＭＮ３）と、前
記トランジスタ（ＭＮ３）のソースと接地電圧（ＧＮ
Ｄ）間に接続されゲートが前記第２制御信号（ＣＫ２）
により制御されるトランジスタ（ＭＮ５）とより成る。
前記第２電流増幅部は、前記補数のバスライン（／Ｄ
Ｂ）及び前記第２ノード（ａ２）の間に前記第１電流増
幅部と同様な形態で接続したトランジスタ（ＭＰ６，Ｍ
Ｐ４，ＭＰ５，ＭＮ４，ＭＮ６）を備える。
【００３９】前記第３電流増幅部は第１及び第２出力端
子（ＶＯ１，ＶＯ２）に電荷を供給するため、クロスカ
ップルド構造を成しているトランジスタ（ＭＰ７，ＭＰ
８，ＭＰ９，ＭＰ１０）と、出力端（ＶＯ１，ＶＯ２）
に夫々のドレインが接続され夫々のゲートがノード（ａ
１，ａ２）に連結されて夫々のソースが共通のノードに
接続されたトランジスタ（ＭＮ１，ＭＮ２）と、前記ト
ランジスタ（ＭＮ１，ＭＮ２）の共通ソースと接地電圧
（ＧＮＤ）間に接続し、ゲートがデータバスラインセン
ス増幅器の第３制御信号（ＣＫ３）により制御されるト
ランジスタ（ＭＮ７）で構成される。
子（ＶＯ１，ＶＯ２）に電荷を供給するため、クロスカ
ップルド構造を成しているトランジスタ（ＭＰ７，ＭＰ
８，ＭＰ９，ＭＰ１０）と、出力端（ＶＯ１，ＶＯ２）
に夫々のドレインが接続され夫々のゲートがノード（ａ
１，ａ２）に連結されて夫々のソースが共通のノードに
接続されたトランジスタ（ＭＮ１，ＭＮ２）と、前記ト
ランジスタ（ＭＮ１，ＭＮ２）の共通ソースと接地電圧
（ＧＮＤ）間に接続し、ゲートがデータバスラインセン
ス増幅器の第３制御信号（ＣＫ３）により制御されるト
ランジスタ（ＭＮ７）で構成される。
【００４０】その動作を考察してみると、先ず真偽及び
補数のビットライン（図示せず）から前記真偽及び補数
のバスライン（ＤＢ，／ＤＢ）にデータが伝達され、前
記真偽及び補数のバスライン（ＤＢ，／ＤＢ）に電流差
が発生したと仮定する。さらに、前記第１制御信号（Ｃ
Ｋ１）がロー状態でイネーブルされ僅かな時間が経過し
た後に、第２制御信号（ＣＫ２）がハイ状態でイネーブ
ルされる場合、第１及び第２ノード（ａ１，ａ２）には
前記真偽及び補数のバスライン（ＤＢ，／ＤＢ）上の電
流信号が増幅され夫々伝達される。
補数のビットライン（図示せず）から前記真偽及び補数
のバスライン（ＤＢ，／ＤＢ）にデータが伝達され、前
記真偽及び補数のバスライン（ＤＢ，／ＤＢ）に電流差
が発生したと仮定する。さらに、前記第１制御信号（Ｃ
Ｋ１）がロー状態でイネーブルされ僅かな時間が経過し
た後に、第２制御信号（ＣＫ２）がハイ状態でイネーブ
ルされる場合、第１及び第２ノード（ａ１，ａ２）には
前記真偽及び補数のバスライン（ＤＢ，／ＤＢ）上の電
流信号が増幅され夫々伝達される。
【００４１】前記第１及び第２ノード（ａ１，ａ２）に
充分な電流差が発生すると、第３制御信号（ＣＫ３）が
ハイ状態でイネーブルされる際、前記第３電流増幅部は
前記第１及び第２ノード（ａ１，ａ２）間の電流差を増
幅する。これを詳しく説明すると、トランジスタ（ＭＮ
１，ＭＮ２）は夫々自己のゲート側に印加された前記第
１及び第２ノード（ａ１，ａ２）上の電流量に伴い、前
記第１及び第２出力端子（ＶＯ１，ＶＯ２）に流れる電
流量を増加させる。この結果、前記第１及び第２ノード
（ａ１，ａ２）間の電流差は増幅され、前記第１及び第
２出力端子（ＶＯ１，ＶＯ２）に表われるようになる。
また、前記４つのトランジスタ（ＭＰ７，ＭＰ８，ＭＰ
９，ＭＰ１０）は全てＰ−ＭＯＳトランジスタで、前記
第１及び第２出力端子（ＶＯ１，ＶＯ２）のプルアップ
動作のための負荷抵抗の役割を果たす。
充分な電流差が発生すると、第３制御信号（ＣＫ３）が
ハイ状態でイネーブルされる際、前記第３電流増幅部は
前記第１及び第２ノード（ａ１，ａ２）間の電流差を増
幅する。これを詳しく説明すると、トランジスタ（ＭＮ
１，ＭＮ２）は夫々自己のゲート側に印加された前記第
１及び第２ノード（ａ１，ａ２）上の電流量に伴い、前
記第１及び第２出力端子（ＶＯ１，ＶＯ２）に流れる電
流量を増加させる。この結果、前記第１及び第２ノード
（ａ１，ａ２）間の電流差は増幅され、前記第１及び第
２出力端子（ＶＯ１，ＶＯ２）に表われるようになる。
また、前記４つのトランジスタ（ＭＰ７，ＭＰ８，ＭＰ
９，ＭＰ１０）は全てＰ−ＭＯＳトランジスタで、前記
第１及び第２出力端子（ＶＯ１，ＶＯ２）のプルアップ
動作のための負荷抵抗の役割を果たす。
【００４２】図８は、図４及び図７に示した回路の各部
分に対する動作タイミングを説明するための図面であ
る。図８に示したように、ワードライン（ＷＬｉ）とカ
ラム伝達信号（Ｙｊ）がハイ状態になると共に、第２制
御信号（ＳＡＮ）がロー状態になりビットラインセンス
増幅器でのデータセンス動作が始まる。ビットラインに
誘起された信号を図４のトランジスタ（Ｎ１，Ｎ２）が
前記真偽及び補数のバスライン（ＤＢ，／ＤＢ）に電流
増幅した後で伝え、これをデータバスラインセンス増幅
器が感知することになる。
分に対する動作タイミングを説明するための図面であ
る。図８に示したように、ワードライン（ＷＬｉ）とカ
ラム伝達信号（Ｙｊ）がハイ状態になると共に、第２制
御信号（ＳＡＮ）がロー状態になりビットラインセンス
増幅器でのデータセンス動作が始まる。ビットラインに
誘起された信号を図４のトランジスタ（Ｎ１，Ｎ２）が
前記真偽及び補数のバスライン（ＤＢ，／ＤＢ）に電流
増幅した後で伝え、これをデータバスラインセンス増幅
器が感知することになる。
【００４３】データバスラインセンス増幅器では、前記
第１制御信号（ＣＫ１）が第２制御信号（ＳＡＮ）と同
時、又はやや遅れた後にロー状態に遷移した後、真偽及
び補数のバスライン（ＤＢ，／ＤＢ）に電流差が誘導さ
れると第２及び第３制御信号（ＣＫ２，ＣＫ３）がイネ
ーブルされデータバスラインセンス増幅器が動作する。
前記データ感知動作が終わると、カラム伝達信号（Ｙ
ｊ）がロー状態にディスエーブルされ信号（ＤＲ，ＳＡ
Ｐ）により再生されたデータがセルに貯蔵されることに
なり、この際データセンス増幅器は再びプリチャージ状
態に転換することになる。
第１制御信号（ＣＫ１）が第２制御信号（ＳＡＮ）と同
時、又はやや遅れた後にロー状態に遷移した後、真偽及
び補数のバスライン（ＤＢ，／ＤＢ）に電流差が誘導さ
れると第２及び第３制御信号（ＣＫ２，ＣＫ３）がイネ
ーブルされデータバスラインセンス増幅器が動作する。
前記データ感知動作が終わると、カラム伝達信号（Ｙ
ｊ）がロー状態にディスエーブルされ信号（ＤＲ，ＳＡ
Ｐ）により再生されたデータがセルに貯蔵されることに
なり、この際データセンス増幅器は再びプリチャージ状
態に転換することになる。
【００４４】
【発明の効果】上述したように、本発明のセンス増幅器
はワードラインと共にイネーブルされることによりデー
タを高速に感知及び増幅することができる利点がある。
さらに、本発明のセンス増幅器はデータを電流及び電圧
増幅することによりデータの雑音に対する影響を最少化
することができる利点がある。
はワードラインと共にイネーブルされることによりデー
タを高速に感知及び増幅することができる利点がある。
さらに、本発明のセンス増幅器はデータを電流及び電圧
増幅することによりデータの雑音に対する影響を最少化
することができる利点がある。
【００４５】また、本発明のセンス増幅器は従来の電流
差感知型センス増幅器に比べ少数のトランジスタを用い
て簡単な構成及び小さい占有面積を有する。併せて、本
発明のセンス増幅器は、従来の電流差感知型センス増幅
器とは異なり、データの入出力のため１つのバスライン
を必要とする。このため、本発明のセンス増幅器は半導
体記憶装置のレイアウトを簡素化するたことができる利
点がある。
差感知型センス増幅器に比べ少数のトランジスタを用い
て簡単な構成及び小さい占有面積を有する。併せて、本
発明のセンス増幅器は、従来の電流差感知型センス増幅
器とは異なり、データの入出力のため１つのバスライン
を必要とする。このため、本発明のセンス増幅器は半導
体記憶装置のレイアウトを簡素化するたことができる利
点がある。
【図１】図１は、従来の電圧差感知型センス増幅器が適
用されたＤＲＡＭを示す図である。
用されたＤＲＡＭを示す図である。
【図２】図２は、図１に示した回路の各部分に対する動
作タイミングを示す図である。
作タイミングを示す図である。
【図３】図３は、従来の電流差感知型センス増幅器が適
用されたＤＲＡＭを示す図である。
用されたＤＲＡＭを示す図である。
【図４】図４は、本発明の第１実施例によるセンス増幅
器が適用されたＤＲＡＭを示す図である。
器が適用されたＤＲＡＭを示す図である。
【図５】図５は、図４に示したデータ再生増幅器の第１
実施例を示す図である。
実施例を示す図である。
【図６】図６は、図４に示したデータ再生増幅器の第２
実施例を示す図である。
実施例を示す図である。
【図７】図７は、本発明の第２実施例によるセンス増幅
器を示す図である。
器を示す図である。
【図８】図８は、図４及び図７に示した回路の各部分に
対する動作タイミングを説明するための図である。
対する動作タイミングを説明するための図である。
11，12，14 ビットラインセンス増幅器 13 データ再生増幅器 14 電流差ビットラインセンス増幅器 Ｎ１乃至Ｎ１５及びＭＮ１乃至ＭＮ７：Ｎ−ＭＯＳトラ
ンジスタ ＭＰ１乃至ＭＰ９及びＰ１及びＰ２：Ｐ−ＭＯＳトラン
ジスタ
ンジスタ ＭＰ１乃至ＭＰ９及びＰ１及びＰ２：Ｐ−ＭＯＳトラン
ジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朴 賛 光 大韓民国京畿道利川郡夫鉢邑牙美里山136 −１ 現代電子産業株式会社内 (72)発明者 徐 禎 源 大韓民国京畿道利川郡夫鉢邑牙美里山136 −１ 現代電子産業株式会社内
Claims (6)
- 【請求項１】 第１制御信号により真偽及び補数のビッ
トラインに電荷を供給し、前記真偽及び補数のビットラ
イン上のデータを増幅するためのデータ再生増幅手段
と、 第２制御信号に応答し、前記真偽のビットライン上のデ
ータの電流を増幅して真偽の入出力ラインに現われるよ
う設置された第１電流増幅手段と、 前記第２制御信号に応答し、補数のビットライン上のデ
ータの電流を増幅して補数の入出力ラインに現われるよ
う設置された第２電流増幅手段と、 前記真偽入出力ライン及び、前記真偽のビットライン間
の電流通路を選択的に形成するよう設置した第１切換手
段と、 前記補数の入出力ライン及び、前記補数のビットライン
間の電流通路を選択的に形成するよう設置した、第２切
換手段とを備えたことを特徴とするビットラインセンス
増幅器。 - 【請求項２】 前記データ再生増幅器は、前記補数のビ
ットラインからの補数データにより選択的に駆動され、
前記第１制御信号を前記真偽のビットライン側に伝送す
る第１Ｐ−ＭＯＳトランジスタと、 前記真偽のビットラインからの真偽データにより選択的
に駆動され、前記第１制御信号を前記補数のビットライ
ン側に伝送する第２Ｐ−ＭＯＳトランジスタとを備えた
ことを特徴とする請求項１記載のビットラインセンス増
幅器。 - 【請求項３】 前記データ再生増幅器が、前記補数のビ
ットラインからの補数データにより選択的に駆動され前
記第１制御信号を前記真偽のビットライン側に伝送する
第１Ｎ−ＭＯＳトランジスタと、 前記真偽のビットラインからの真偽データにより選択的
に駆動され、前記第１制御信号を前記補数のビットライ
ン側に伝送する第２Ｎ−ＭＯＳトランジスタとを備えた
ことを特徴とする請求項１記載のビットラインセンス増
幅器。 - 【請求項４】 第１及び第２制御信号により、真偽のバ
スラインからの信号を増幅して第１ノードに出力する第
１電流増幅部と、 前記第１及び第２制御信号により、補数のバスラインか
らの信号を増幅して第２ノードに出力する第２電流増幅
部と、 第３制御信号により、前記第１ノード及び第２ノード間
の電流差を感知及び増幅する差動増幅器構造の第３電流
増幅部とより成ることを特徴とするバスラインセンス増
幅器。 - 【請求項５】 前記第１電流増幅部は、ソースに電源電
圧が印加されゲートが前記第１制御信号により制御され
る第１Ｐ−ＭＯＳトランジスタと、 ソースが前記第１Ｐ−ＭＯＳトランジスタのドレインに
連結し、ゲートとドレインが前記真偽のバスラインに接
続された第２Ｐ−ＭＯＳトランジスタと、 前記電源電圧と前記第１ノードの間に接続され、ゲート
が前記真偽のバスラインに連結された第３Ｐ−ＭＯＳト
ランジスタと、 ドレインとゲートが前記第１ノードに接続されたダイオ
ード構造の第１Ｎ−ＭＯＳトランジスタと、 前記第１Ｎ−ＭＯＳトランジスタのソースと接地電圧の
間に接続され、ゲートが前記第２制御信号により制御さ
れる第２Ｎ−ＭＯＳトランジスタとより成ることを特徴
とする請求項４記載のバスラインセンス増幅器。 - 【請求項６】 前記第１、第２及び第３制御信号はデー
タ感知動作の進行に伴い、一定の時間差をおいてイネー
ブルされることを特徴とする請求項４記載のバスライン
センス増幅器。
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|---|---|---|---|
| KR94-11173 | 1994-05-23 | ||
| KR1019940011173A KR0121777B1 (ko) | 1994-05-23 | 1994-05-23 | 고속 동작용 감지 증폭기 |
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| Publication Number | Publication Date |
|---|---|
| JPH0845274A true JPH0845274A (ja) | 1996-02-16 |
| JP2788209B2 JP2788209B2 (ja) | 1998-08-20 |
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ID=19383582
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|---|---|---|---|
| JP7123726A Expired - Fee Related JP2788209B2 (ja) | 1994-05-23 | 1995-05-23 | センス増幅器 |
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| KR (1) | KR0121777B1 (ja) |
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|---|---|---|---|---|
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| KR0180781B1 (ko) * | 1995-12-29 | 1999-04-15 | 김주용 | 비트라인 센스 앰프 구동 회로 |
| KR100259338B1 (ko) * | 1997-05-21 | 2000-06-15 | 김영환 | 반도체소자의 읽기회로 |
| JP3968818B2 (ja) * | 1997-05-26 | 2007-08-29 | 富士通株式会社 | アンプ |
| WO1999012259A2 (en) * | 1997-09-05 | 1999-03-11 | Rambus Incorporated | Duty cycle correction circuit using two differential amplifiers |
| US6201418B1 (en) * | 1998-08-13 | 2001-03-13 | Compaq Computer Corporation | Differential sense amplifier with reduced hold time |
| US6643790B1 (en) * | 2000-03-06 | 2003-11-04 | Rambus Inc. | Duty cycle correction circuit with frequency-dependent bias generator |
| KR100346418B1 (ko) * | 2000-09-28 | 2002-08-01 | 삼성전자 주식회사 | 반도체 메모리 장치 및 이 장치의 구제 방법 |
| KR100382734B1 (ko) * | 2001-02-26 | 2003-05-09 | 삼성전자주식회사 | 전류소모가 작고 ｄｃ전류가 작은 반도체 메모리장치의입출력라인 감지증폭기 |
| JP4075777B2 (ja) * | 2003-11-19 | 2008-04-16 | 沖電気工業株式会社 | コンパレータ回路 |
| TW200721163A (en) * | 2005-09-23 | 2007-06-01 | Zmos Technology Inc | Low power memory control circuits and methods |
| US7724585B2 (en) * | 2008-08-20 | 2010-05-25 | International Business Machines Corporation | Implementing local evaluation of domino read SRAM with enhanced SRAM cell stability |
| US7724586B2 (en) * | 2008-08-20 | 2010-05-25 | International Business Machines Corporation | Implementing local evaluation of domino read SRAM with enhanced SRAM cell stability with minimized area usage |
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| JPH0612879A (ja) * | 1992-06-26 | 1994-01-21 | Oki Micro Design Miyazaki:Kk | 半導体集積回路装置 |
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|---|---|---|---|---|
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| JPS62197992A (ja) * | 1986-02-25 | 1987-09-01 | Mitsubishi Electric Corp | ダイナミツクｒａｍ |
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| JPH07111823B2 (ja) * | 1986-03-18 | 1995-11-29 | 三菱電機株式会社 | 半導体記憶装置 |
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| JPH07109702B2 (ja) * | 1988-09-12 | 1995-11-22 | 株式会社東芝 | ダイナミック型メモリ |
| US5241503A (en) * | 1991-02-25 | 1993-08-31 | Motorola, Inc. | Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers |
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| KR100256120B1 (ko) * | 1993-09-22 | 2000-05-15 | 김영환 | 고속 감지 증폭기 |
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- 1994-05-23 KR KR1019940011173A patent/KR0121777B1/ko not_active Expired - Fee Related
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- 1995-05-22 US US08/445,747 patent/US5648935A/en not_active Expired - Lifetime
- 1995-05-23 DE DE19518953A patent/DE19518953B4/de not_active Expired - Fee Related
- 1995-05-23 GB GB9510363A patent/GB2289781B/en not_active Expired - Fee Related
- 1995-05-23 JP JP7123726A patent/JP2788209B2/ja not_active Expired - Fee Related
-
1996
- 1996-12-16 US US08/767,400 patent/US5696724A/en not_active Expired - Lifetime
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Also Published As
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| GB2289781B (en) | 1999-03-10 |
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