JPH0612890A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0612890A JPH0612890A JP4167855A JP16785592A JPH0612890A JP H0612890 A JPH0612890 A JP H0612890A JP 4167855 A JP4167855 A JP 4167855A JP 16785592 A JP16785592 A JP 16785592A JP H0612890 A JPH0612890 A JP H0612890A
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- JP
- Japan
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- memory cell
- normal
- power supply
- cell column
- redundant
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Abstract
(57)【要約】
【構成】正規メモリセル列１０、１１、１２、１３及び
冗長メモリセル列２を有する半導体メモリにおいて、正
規デコーダ群３０、３１、３２、３３及び前記正規メモ
リセル列に電源電圧供給の制御を行なう電源制御回路５
０、５１、５２、５３を設ける。正規メモリセル列１０
に不良メモリセルが有る場合は、冗長プログラム回路４
に不良となっている正規メモリセルのアドレスをプログ
ラムし、正規デコーダ群３０には、電源制御回路５０か
ら出力信号線６０を通して、低レベルに固定した、電源
電圧が供給される。 【効果】正規デコーダ群と正規メモリセル列で不良がも
とで流れていたショート電流が遮断できるためにチップ
の救済が可能となり歩留まりが上がる。また不良メモリ
セルを含むメモリセル列の正規デコーダ群を非選択にで
きるのでアドレス信号をデコードして正規メモリセルを
選択禁止にする必要がなく、高速化できる。
冗長メモリセル列２を有する半導体メモリにおいて、正
規デコーダ群３０、３１、３２、３３及び前記正規メモ
リセル列に電源電圧供給の制御を行なう電源制御回路５
０、５１、５２、５３を設ける。正規メモリセル列１０
に不良メモリセルが有る場合は、冗長プログラム回路４
に不良となっている正規メモリセルのアドレスをプログ
ラムし、正規デコーダ群３０には、電源制御回路５０か
ら出力信号線６０を通して、低レベルに固定した、電源
電圧が供給される。 【効果】正規デコーダ群と正規メモリセル列で不良がも
とで流れていたショート電流が遮断できるためにチップ
の救済が可能となり歩留まりが上がる。また不良メモリ
セルを含むメモリセル列の正規デコーダ群を非選択にで
きるのでアドレス信号をデコードして正規メモリセルを
選択禁止にする必要がなく、高速化できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
に冗長回路に関するものである。
に冗長回路に関するものである。
【０００２】
【従来の技術】半導体メモリは素子の微細化に伴い、年
々大容量化が進んでいるがプロセスのバラツキ、ゴミ、
チリによって不良メモリセルの発生する割合もまた増大
する。この対策として冗長回路を設けることが一般的に
行なわれている。図５に従来の冗長回路を有する半導体
メモリのブロック図を示す。１は正規メモリセル列、２
は冗長メモリセル列、３は正規デコーダ群、４は冗長プ
ログラム回路、５はアドレス信号線、６は冗長メモリセ
ル選択信号線、７は正規メモリセル選択禁止信号線であ
る。
々大容量化が進んでいるがプロセスのバラツキ、ゴミ、
チリによって不良メモリセルの発生する割合もまた増大
する。この対策として冗長回路を設けることが一般的に
行なわれている。図５に従来の冗長回路を有する半導体
メモリのブロック図を示す。１は正規メモリセル列、２
は冗長メモリセル列、３は正規デコーダ群、４は冗長プ
ログラム回路、５はアドレス信号線、６は冗長メモリセ
ル選択信号線、７は正規メモリセル選択禁止信号線であ
る。
【０００３】まず正規メモリセルを選択する時は、アド
レス信号がアドレス信号線５から正規デコーダ群３に入
力され正規メモリセル列１の正規メモリセルが選択され
る。一方、正規メモリセル列１に不良メモリセルが有る
場合はヒューズを切断するか否かによって、冗長プログ
ラム回路４に不良となっている正規メモリセルのアドレ
スをプログラムする。この冗長プログラム回路４から冗
長メモリセル選択信号が冗長メモリセル選択信号線６を
通して冗長メモリセル列２に入り冗長メモリセルが選択
される。又この時、冗長プログラム回路４から正規メモ
リセル選択禁止信号が正規メモリセル選択禁止信号線７
を通して正規デコーダ群３に入力されるので不良となっ
ている正規メモリセルが選択されることはない。
レス信号がアドレス信号線５から正規デコーダ群３に入
力され正規メモリセル列１の正規メモリセルが選択され
る。一方、正規メモリセル列１に不良メモリセルが有る
場合はヒューズを切断するか否かによって、冗長プログ
ラム回路４に不良となっている正規メモリセルのアドレ
スをプログラムする。この冗長プログラム回路４から冗
長メモリセル選択信号が冗長メモリセル選択信号線６を
通して冗長メモリセル列２に入り冗長メモリセルが選択
される。又この時、冗長プログラム回路４から正規メモ
リセル選択禁止信号が正規メモリセル選択禁止信号線７
を通して正規デコーダ群３に入力されるので不良となっ
ている正規メモリセルが選択されることはない。
【０００４】
【発明が解決しようとする課題】上述したところの冗長
回路を有する半導体メモリにおいては、図５からわかる
ように正規デコーダ群３と正規メモリセル列１への電源
電圧供給を電源ラインＶDDから直接行なっているので、
電源線と信号線とのショートが起こって不良になると、
メモリセルが正常に動作しないだけでなくショート電流
が流れる。よって冗長メモリセルを選択するようにして
冗長プログラム回路４から正規メモリセル選択禁止信号
を送っても、ショート電流が流れることによって電流規
格を満足することができずに不良となりチップの救済が
できないという欠点があった。本発明の目的は、上述の
ようなショート電流が流れる不良を救済し半導体メモリ
の歩留まり向上を達成することにある。
回路を有する半導体メモリにおいては、図５からわかる
ように正規デコーダ群３と正規メモリセル列１への電源
電圧供給を電源ラインＶDDから直接行なっているので、
電源線と信号線とのショートが起こって不良になると、
メモリセルが正常に動作しないだけでなくショート電流
が流れる。よって冗長メモリセルを選択するようにして
冗長プログラム回路４から正規メモリセル選択禁止信号
を送っても、ショート電流が流れることによって電流規
格を満足することができずに不良となりチップの救済が
できないという欠点があった。本発明の目的は、上述の
ようなショート電流が流れる不良を救済し半導体メモリ
の歩留まり向上を達成することにある。
【０００５】
【課題を解決するための手段】本発明は冗長メモリセル
を使用しない時は、正規デコーダ群及び正規メモリセル
列に第一の電源電圧及び第二の電源電圧を供給して動作
させ、冗長メモリセルを使用する時は、正規デコーダ群
及び正規メモリセル列に供給する電源電圧を高レベルま
たは低レベルのどちらか一方に固定させて、実質的に電
位差をなくすことにより正規デコーダ群及び正規メモリ
セル列の動作を停止させることを特徴とする。
を使用しない時は、正規デコーダ群及び正規メモリセル
列に第一の電源電圧及び第二の電源電圧を供給して動作
させ、冗長メモリセルを使用する時は、正規デコーダ群
及び正規メモリセル列に供給する電源電圧を高レベルま
たは低レベルのどちらか一方に固定させて、実質的に電
位差をなくすことにより正規デコーダ群及び正規メモリ
セル列の動作を停止させることを特徴とする。
【０００６】
【作用】正規メモリセル列及び冗長メモリセル列を有す
る半導体メモリにおいて、正規デコーダ群及び正規メモ
リセル列に電源電圧供給の制御を行なう電源制御回路を
設けることによって不良がもとで流れていたショート電
流を遮断できるためチップの救済が可能となる。
る半導体メモリにおいて、正規デコーダ群及び正規メモ
リセル列に電源電圧供給の制御を行なう電源制御回路を
設けることによって不良がもとで流れていたショート電
流を遮断できるためチップの救済が可能となる。
【０００７】
【実施例】図１は本発明の実施例を示す半導体メモリの
ブロック図である。１０，１１，１２，１３は正規メモ
リセル列、２は冗長メモリセル列、３０，３１，３２，
３３は正規デコーダ群、４は冗長プログラム回路、５は
アドレス信号線、６は冗長メモリセル選択信号線、５
０，５１，５２，５３は電源制御回路、６０、６１、６
２、６３は電源制御回路からの出力信号線である。
ブロック図である。１０，１１，１２，１３は正規メモ
リセル列、２は冗長メモリセル列、３０，３１，３２，
３３は正規デコーダ群、４は冗長プログラム回路、５は
アドレス信号線、６は冗長メモリセル選択信号線、５
０，５１，５２，５３は電源制御回路、６０、６１、６
２、６３は電源制御回路からの出力信号線である。
【０００８】まず正規メモリセルを選択する時は、アド
レス信号がアドレス信号線５から正規デコーダ群（例え
ば３０とする）に入力され正規メモリセル列１０のメモ
リセルが選択される。この時、冗長のプログラムをしな
いので、電源制御回路５０から正規デコーダ群３０に
は、電源制御回路からの出力信号線６０を通して第一の
電源電圧が供給される。
レス信号がアドレス信号線５から正規デコーダ群（例え
ば３０とする）に入力され正規メモリセル列１０のメモ
リセルが選択される。この時、冗長のプログラムをしな
いので、電源制御回路５０から正規デコーダ群３０に
は、電源制御回路からの出力信号線６０を通して第一の
電源電圧が供給される。
【０００９】一方、正規メモリセル列１０に不良メモリ
セルが有る場合はヒューズを切断するか否かによって、
冗長プログラム回路４に不良となっている正規メモリセ
ルのアドレスをプログラムする。この冗長プログラム回
路４から冗長メモリセル選択信号が冗長メモリセル選択
信号線６を通して冗長メモリセル列２に入り冗長メモリ
セルが選択される。この時、冗長のプログラムをするの
で、電源制御回路５０から正規デコーダ群３０には、電
源制御回路からの出力信号線６０を通して第二の電源電
圧が供給される。すなわち正規デコーダ群３０に供給す
る電源電圧をこの場合は低レベルに固定させて、実質的
に電位差をなくしている。
セルが有る場合はヒューズを切断するか否かによって、
冗長プログラム回路４に不良となっている正規メモリセ
ルのアドレスをプログラムする。この冗長プログラム回
路４から冗長メモリセル選択信号が冗長メモリセル選択
信号線６を通して冗長メモリセル列２に入り冗長メモリ
セルが選択される。この時、冗長のプログラムをするの
で、電源制御回路５０から正規デコーダ群３０には、電
源制御回路からの出力信号線６０を通して第二の電源電
圧が供給される。すなわち正規デコーダ群３０に供給す
る電源電圧をこの場合は低レベルに固定させて、実質的
に電位差をなくしている。
【００１０】よって、正規デコーダ群３０，３１，３
２，３３で不良がもとで流れていたショート電流が遮断
できるためチップの救済が可能となり歩留まりが上がる
とともに、不良メモリセルを含むメモリセル列の正規デ
コーダ群を非選択にできるのでアドレス信号をデコード
して正規メモリセルを選択禁止にする必要がなくなり高
速化できる。
２，３３で不良がもとで流れていたショート電流が遮断
できるためチップの救済が可能となり歩留まりが上がる
とともに、不良メモリセルを含むメモリセル列の正規デ
コーダ群を非選択にできるのでアドレス信号をデコード
して正規メモリセルを選択禁止にする必要がなくなり高
速化できる。
【００１１】図２は本発明による電源制御回路を示す。
７１はヒューズ、７２はインバータ、７３，７５はＮチ
ャンネルトランジスタ、７４はＰチャンネルトランジス
タ、である。
７１はヒューズ、７２はインバータ、７３，７５はＮチ
ャンネルトランジスタ、７４はＰチャンネルトランジス
タ、である。
【００１２】まず正規メモリセルを選択する時は、ヒュ
ーズ７１を切断しないようにする。よってノードＮ１は
高レベル状態になる。よってインバータ７２の出力は低
レベルになる。従ってＮチャンネルトランジスタ７５は
オフし、Ｐチャンネルトランジスタ７４はオンするので
ノードＮ２は高レベルとなり電源制御回路から正規デコ
ーダ群には、第一の電源電圧が供給される。
ーズ７１を切断しないようにする。よってノードＮ１は
高レベル状態になる。よってインバータ７２の出力は低
レベルになる。従ってＮチャンネルトランジスタ７５は
オフし、Ｐチャンネルトランジスタ７４はオンするので
ノードＮ２は高レベルとなり電源制御回路から正規デコ
ーダ群には、第一の電源電圧が供給される。
【００１３】次に冗長メモリセルを選択する時は、ヒュ
ーズ７１を切断する。よってノードＮ１は低レベル状態
になる。よってインバータ２の出力は高レベルになる。
従ってＮチャンネルトランジスタ７５はオンし、Ｐチャ
ンネルトランジスタ７４はオフするのでノードＮ２は低
レベルとなり電源制御回路から正規デコーダ群には、第
二の電源電圧が供給される。
ーズ７１を切断する。よってノードＮ１は低レベル状態
になる。よってインバータ２の出力は高レベルになる。
従ってＮチャンネルトランジスタ７５はオンし、Ｐチャ
ンネルトランジスタ７４はオフするのでノードＮ２は低
レベルとなり電源制御回路から正規デコーダ群には、第
二の電源電圧が供給される。
【００１４】すなわちこの電源制御回路は、冗長メモリ
セルを使用しない時は正規デコーダ群に第一の電源電圧
を供給して正規デコーダ群を動作させ、冗長メモリセル
を使用する時は供給する電源電圧を高レベル、低レベル
のどちらか一方に固定させて（図２の例では低レベルに
固定）、実質的に電位差をなくすことにより正規デコー
ダ群の動作を停止させる機能を持っている。
セルを使用しない時は正規デコーダ群に第一の電源電圧
を供給して正規デコーダ群を動作させ、冗長メモリセル
を使用する時は供給する電源電圧を高レベル、低レベル
のどちらか一方に固定させて（図２の例では低レベルに
固定）、実質的に電位差をなくすことにより正規デコー
ダ群の動作を停止させる機能を持っている。
【００１５】図３に本発明の他の実施例を示す半導体メ
モリのブロック図である。１０，１１，１２，１３は正
規メモリセル列、２は冗長メモリセル列、３０，３１，
３２，３３は正規デコーダ群、４は冗長プログラム回
路、５はアドレス信号線、６は冗長メモリセル選択信号
線、５０，５１，５２，５３は電源制御回路、６０、６
１、６２、６３、６４、６５、６６、６７は電源制御回
路からの出力信号線である。
モリのブロック図である。１０，１１，１２，１３は正
規メモリセル列、２は冗長メモリセル列、３０，３１，
３２，３３は正規デコーダ群、４は冗長プログラム回
路、５はアドレス信号線、６は冗長メモリセル選択信号
線、５０，５１，５２，５３は電源制御回路、６０、６
１、６２、６３、６４、６５、６６、６７は電源制御回
路からの出力信号線である。
【００１６】まず正規メモリセルを選択する時は、アド
レス信号がアドレス信号線５から正規デコーダ群（例え
ば３０とする）に入力され正規メモリセル列１０のメモ
リセルが選択される。この時、冗長のプログラムをしな
いので、電源制御回路５０から正規デコーダ群３０及び
正規メモリセル列１０には、電源制御回路からの出力信
号線６０及び６４を通して第一の電源電圧が供給され
る。
レス信号がアドレス信号線５から正規デコーダ群（例え
ば３０とする）に入力され正規メモリセル列１０のメモ
リセルが選択される。この時、冗長のプログラムをしな
いので、電源制御回路５０から正規デコーダ群３０及び
正規メモリセル列１０には、電源制御回路からの出力信
号線６０及び６４を通して第一の電源電圧が供給され
る。
【００１７】一方、正規メモリセル列１０に不良メモリ
セルが有る場合はヒューズを切断するか否かによって、
冗長プログラム回路４に不良となっている正規メモリセ
ルのアドレスをプログラムする。この冗長プログラム回
路４から冗長メモリセル選択信号が冗長メモリセル選択
信号線６を通して冗長メモリセル列２に入り冗長メモリ
セルが選択される。この時、冗長のプログラムをするの
で、電源制御回路５０から正規デコーダ群３０及び正規
メモリセル列１０には、電源制御回路からの出力信号線
６０及び６４を通して第二の電源電圧が供給される。す
なわち正規デコーダ群３０及び正規メモリセル列１０に
供給する電源電圧をこの場合は低レベルに固定させて、
実質的に電位差をなくしている。
セルが有る場合はヒューズを切断するか否かによって、
冗長プログラム回路４に不良となっている正規メモリセ
ルのアドレスをプログラムする。この冗長プログラム回
路４から冗長メモリセル選択信号が冗長メモリセル選択
信号線６を通して冗長メモリセル列２に入り冗長メモリ
セルが選択される。この時、冗長のプログラムをするの
で、電源制御回路５０から正規デコーダ群３０及び正規
メモリセル列１０には、電源制御回路からの出力信号線
６０及び６４を通して第二の電源電圧が供給される。す
なわち正規デコーダ群３０及び正規メモリセル列１０に
供給する電源電圧をこの場合は低レベルに固定させて、
実質的に電位差をなくしている。
【００１８】よって、正規デコーダ群３０，３１，３
２，３３及び正規メモリセル列１０，１１，１２，１３
で不良がもとで流れていたショート電流が遮断できるた
めチップの救済が可能となり歩留まりが上がるととも
に、不良メモリセルを含むメモリセル列の正規デコーダ
群を非選択にできるのでアドレス信号をデコードして正
規メモリセルを選択禁止にする必要がなくなり高速化で
きる。すなわち図１の実施例と同様の効果がある。
２，３３及び正規メモリセル列１０，１１，１２，１３
で不良がもとで流れていたショート電流が遮断できるた
めチップの救済が可能となり歩留まりが上がるととも
に、不良メモリセルを含むメモリセル列の正規デコーダ
群を非選択にできるのでアドレス信号をデコードして正
規メモリセルを選択禁止にする必要がなくなり高速化で
きる。すなわち図１の実施例と同様の効果がある。
【００１９】図４は正規デコーダ群及び電源制御回路を
示す。５０は電源制御回路、３０は正規デコーダ群、５
はアドレス信号線である。まず正規メモリセルを選択す
る時は、電源制御回路５０の出力は高レベルになり正規
デコーダ群３０には、電源制御回路からの出力信号線６
０を通して第一の電源電圧が供給される。次に冗長メモ
リセルを選択する時は、電源制御回路５０の出力は低レ
ベルになり正規デコーダ群３０には、電源制御回路から
の出力信号線６０を通して第二の電源電圧が供給され
る。
示す。５０は電源制御回路、３０は正規デコーダ群、５
はアドレス信号線である。まず正規メモリセルを選択す
る時は、電源制御回路５０の出力は高レベルになり正規
デコーダ群３０には、電源制御回路からの出力信号線６
０を通して第一の電源電圧が供給される。次に冗長メモ
リセルを選択する時は、電源制御回路５０の出力は低レ
ベルになり正規デコーダ群３０には、電源制御回路から
の出力信号線６０を通して第二の電源電圧が供給され
る。
【００２０】なお上記実施例は冗長メモリセルを使用し
ない時は正規デコーダ群及び正規メモリセル列に第一の
電源電圧及び第二の電源電圧を供給して動作させ、冗長
メモリセルを使用する時は正規デコーダ群及び正規メモ
リセル列に供給する電源電圧を低レベルに固定させて、
実質的に電位差をなくして正規デコーダ群及び正規メモ
リセル列の動作を停止させるものであるが、冗長メモリ
セルを使用しない時は正規デコーダ群及び正規メモリセ
ル列に第一の電源電圧及び第二の電源電圧を供給して動
作させ、冗長メモリセルを使用する時は正規デコーダ群
及び正規メモリセル列に供給する電源電圧を高レベルに
固定させて、実質的に電位差をなくして正規デコーダ群
及び正規メモリセル列の動作を停止させるものであって
もよい。
ない時は正規デコーダ群及び正規メモリセル列に第一の
電源電圧及び第二の電源電圧を供給して動作させ、冗長
メモリセルを使用する時は正規デコーダ群及び正規メモ
リセル列に供給する電源電圧を低レベルに固定させて、
実質的に電位差をなくして正規デコーダ群及び正規メモ
リセル列の動作を停止させるものであるが、冗長メモリ
セルを使用しない時は正規デコーダ群及び正規メモリセ
ル列に第一の電源電圧及び第二の電源電圧を供給して動
作させ、冗長メモリセルを使用する時は正規デコーダ群
及び正規メモリセル列に供給する電源電圧を高レベルに
固定させて、実質的に電位差をなくして正規デコーダ群
及び正規メモリセル列の動作を停止させるものであって
もよい。
【００２１】
【発明の効果】冗長回路を有する半導体メモリにおい
て、冗長メモリセル使用時のプログラム信号をもとに正
規デコーダ群及び正規メモリセル列への電源電圧供給の
制御を行なう電源制御回路を設けることによって、正規
デコーダ群と正規メモリセル列で不良がもとで流れてい
たショート電流が遮断できるためチップの救済が可能と
なり歩留まりが上がるとともに、不良メモリセルを含む
メモリセル列の正規デコーダ群を非選択にできるのでア
ドレス信号をデコードして正規メモリセルを選択禁止に
する必要がなくなり高速化できるという効果がある。
て、冗長メモリセル使用時のプログラム信号をもとに正
規デコーダ群及び正規メモリセル列への電源電圧供給の
制御を行なう電源制御回路を設けることによって、正規
デコーダ群と正規メモリセル列で不良がもとで流れてい
たショート電流が遮断できるためチップの救済が可能と
なり歩留まりが上がるとともに、不良メモリセルを含む
メモリセル列の正規デコーダ群を非選択にできるのでア
ドレス信号をデコードして正規メモリセルを選択禁止に
する必要がなくなり高速化できるという効果がある。
【図１】本発明の実施例を示す図。
【図２】電源制御回路を示す図。
【図３】本発明の他の実施例を示す図。
【図４】電源制御回路及び正規デコーダ群を示す図。
【図５】冗長回路を有する従来の半導体メモリのブロッ
ク図。
ク図。
１，１０，１１，１２，１３．．．．正規メモリセル列 ２ ．．．．冗長メモリセル列 ３，３０，３１，３２，３３．．．．正規デコーダ群 ４ ．．．．冗長プログラム回
路 ５ ．．．．アドレス信号線 ６ ．．．．冗長メモリセル選
択信号線 ７ ．．．．正規メモリセル選
択禁止信号線 ５０，５１，５２，５３ ．．．．電源制御回路 ６０〜６８ ．．．．電源制御回路から
の出力信号線 ７１ ．．．．ヒューズ ７２ ．．．．インバータ ７３，７５ ．．．．Ｎチャンネルトラ
ンジスタ ７４ ．．．．Ｐチャンネルトラ
ンジスタ
路 ５ ．．．．アドレス信号線 ６ ．．．．冗長メモリセル選
択信号線 ７ ．．．．正規メモリセル選
択禁止信号線 ５０，５１，５２，５３ ．．．．電源制御回路 ６０〜６８ ．．．．電源制御回路から
の出力信号線 ７１ ．．．．ヒューズ ７２ ．．．．インバータ ７３，７５ ．．．．Ｎチャンネルトラ
ンジスタ ７４ ．．．．Ｐチャンネルトラ
ンジスタ
Claims (2)
- 【請求項１】正規メモリセル列と冗長メモリセル列を有
する半導体メモリにおいて、前記正規メモリセル列の選
択を行なう正規デコーダ群と、前記正規デコーダ群への
電源供給の制御を行なう電源制御回路を有し、前記冗長
メモリセル列を使用しない時は前記電源制御回路から前
記正規デコーダ群に第一の電源電圧を供給し、前記冗長
メモリセル列を使用する時は前記電源制御回路から前記
正規デコーダ群に第二の電源電圧を供給することを特徴
とする半導体メモリ。 - 【請求項２】正規メモリセル列と冗長メモリセル列を有
する半導体メモリにおいて、前記正規メモリセル列の選
択を行なう正規デコーダ群と、前記正規デコーダ群と前
記メモリセル列への電源供給の制御を行なう電源制御回
路を有し、前記冗長メモリセル列を使用しない時は前記
正規デコーダ群と前記正規メモリセル列へ前記電源制御
回路を通して第一の電源電圧を供給し、前記冗長メモリ
セル列を使用する時は前記電源制御回路を通して前記正
規デコーダ群と前記正規メモリセル列へ第二の電源電圧
を供給することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167855A JPH0612890A (ja) | 1992-06-25 | 1992-06-25 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167855A JPH0612890A (ja) | 1992-06-25 | 1992-06-25 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612890A true JPH0612890A (ja) | 1994-01-21 |
Family
ID=15857344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4167855A Pending JPH0612890A (ja) | 1992-06-25 | 1992-06-25 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612890A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009048693A (ja) * | 2007-08-17 | 2009-03-05 | Fujitsu Microelectronics Ltd | 半導体メモリ |
-
1992
- 1992-06-25 JP JP4167855A patent/JPH0612890A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009048693A (ja) * | 2007-08-17 | 2009-03-05 | Fujitsu Microelectronics Ltd | 半導体メモリ |
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