JPH06132354A - 半導体チップの実装構造及び実装方法 - Google Patents
半導体チップの実装構造及び実装方法Info
- Publication number
- JPH06132354A JPH06132354A JP4276396A JP27639692A JPH06132354A JP H06132354 A JPH06132354 A JP H06132354A JP 4276396 A JP4276396 A JP 4276396A JP 27639692 A JP27639692 A JP 27639692A JP H06132354 A JPH06132354 A JP H06132354A
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- JP
- Japan
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- semiconductor chip
- circuit board
- semiconductor
- peripheral
- mounting
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Abstract
(57)【要約】
【目的】 半導体チップをフェースダウンで回路基板等
に搭載する実装構造及び実装方法に関し、隣接する半導
体チップ間の信号漏洩を防止し、又、バンプの接合部に
生じるストレスを低減させることを目的とする。 【構成】 半導体チップ１と回路基板２とをバンプ３を
介して接合すると共に、半導体チップ２の周縁部全周に
おいてロウ材からなる周縁接合体４を介してこれらを接
合する構造とする。半導体チップ２の周縁部全周にメタ
ルパターン22を設ける共に、回路基板１にもメタルパタ
ーン12を設け、バンプ接合の工程で同時に周縁部接合を
行う。
に搭載する実装構造及び実装方法に関し、隣接する半導
体チップ間の信号漏洩を防止し、又、バンプの接合部に
生じるストレスを低減させることを目的とする。 【構成】 半導体チップ１と回路基板２とをバンプ３を
介して接合すると共に、半導体チップ２の周縁部全周に
おいてロウ材からなる周縁接合体４を介してこれらを接
合する構造とする。半導体チップ２の周縁部全周にメタ
ルパターン22を設ける共に、回路基板１にもメタルパタ
ーン12を設け、バンプ接合の工程で同時に周縁部接合を
行う。
Description
【０００１】
【産業上の利用分野】本発明は半導体チップをフェース
ダウンで回路基板等に搭載する実装構造及び実装方法に
関する。
ダウンで回路基板等に搭載する実装構造及び実装方法に
関する。
【０００２】近年、半導体チップの高集積化・高速化が
進むにつれて、半導体チップの電極と外部端子との接続
法として、高密度実装とチップ間配線長の短縮が可能な
フリップチップ法が注目されている。このフリップチッ
プ法は、半導体チップの電極上に金属のバンプ（突起）
を形成しておき、このバンプを回路基板等の対応する導
体パターンに接合するものである。従って、半導体チッ
プはフェースダウンで回路基板等に表面実装されること
になる。
進むにつれて、半導体チップの電極と外部端子との接続
法として、高密度実装とチップ間配線長の短縮が可能な
フリップチップ法が注目されている。このフリップチッ
プ法は、半導体チップの電極上に金属のバンプ（突起）
を形成しておき、このバンプを回路基板等の対応する導
体パターンに接合するものである。従って、半導体チッ
プはフェースダウンで回路基板等に表面実装されること
になる。
【０００３】
【従来の技術】従来の、フリップチップ方式での半導体
チップの実装構造は、半導体チップの多数の電極上にそ
れぞれ形成した多数のバンプだけを回路基板の導体パタ
ーンに接合したものであった。
チップの実装構造は、半導体チップの多数の電極上にそ
れぞれ形成した多数のバンプだけを回路基板の導体パタ
ーンに接合したものであった。
【０００４】又、このような実装構造は次のような方法
により製造していた。先ず半導体チップの電極（バンプ
パッド）上にロウ材からなるバンプを形成する。このバ
ンプ形成はウェーハをダイシングする前に行う場合と後
で行う場合とがある。このバンプ付き半導体チップをフ
ェースダウンで回路基板に対向させ、位置合わせを行っ
た後、両者を加熱しながら半導体チップのバンプと回路
基板の導体パターンとを接触させ、リフローによりボン
ディングする。その後、必要に応じて半導体チップの背
面に放熱フィンを接着する。その後、多くの場合、封止
を行う。
により製造していた。先ず半導体チップの電極（バンプ
パッド）上にロウ材からなるバンプを形成する。このバ
ンプ形成はウェーハをダイシングする前に行う場合と後
で行う場合とがある。このバンプ付き半導体チップをフ
ェースダウンで回路基板に対向させ、位置合わせを行っ
た後、両者を加熱しながら半導体チップのバンプと回路
基板の導体パターンとを接触させ、リフローによりボン
ディングする。その後、必要に応じて半導体チップの背
面に放熱フィンを接着する。その後、多くの場合、封止
を行う。
【０００５】
【発明が解決しようとする課題】ところが、このような
実装構造では、半導体チップ間の配置距離が短い場合
には信号の漏洩が発生することがある、半導体チップ
の背面に放熱フィンを接着する場合には接着時の加圧に
より、或いは接着後の衝撃によりバンプの接合部に大き
なストレスを生じて剥離の原因になることがある、封
止工程において加熱等によりバンプの接合部に大きなス
トレスを生じて剥離の原因になることがある、等の問題
があった。
実装構造では、半導体チップ間の配置距離が短い場合
には信号の漏洩が発生することがある、半導体チップ
の背面に放熱フィンを接着する場合には接着時の加圧に
より、或いは接着後の衝撃によりバンプの接合部に大き
なストレスを生じて剥離の原因になることがある、封
止工程において加熱等によりバンプの接合部に大きなス
トレスを生じて剥離の原因になることがある、等の問題
があった。
【０００６】本発明は、このような問題を解決して、隣
接する半導体チップ間の信号漏洩を防止し、又、バンプ
の接合部に生じるストレスを低減させることが可能な半
導体チップの実装構造及び実装方法を提供することを目
的とする。
接する半導体チップ間の信号漏洩を防止し、又、バンプ
の接合部に生じるストレスを低減させることが可能な半
導体チップの実装構造及び実装方法を提供することを目
的とする。
【０００７】
【課題を解決するための手段】この目的は本発明によれ
ば、〔１〕半導体チップをフェイスダウンで回路基板に
接合してなる実装構造において、該半導体チップの電極
と該回路基板の導体パターンとを該電極上に形成したバ
ンプを介して接合すると共に、該半導体チップの周縁部
と該回路基板とを周縁接合体を介して接合してなること
を特徴とする半導体チップの実装構造とすることで、
〔２〕前記〔１〕において、前記周縁接合体は金属材料
からなり、前記半導体チップの周縁部全周にわたり該半
導体チップと前記回路基板とを接合するものであるよう
に構成することで、〔３〕半導体チップをフェイスダウ
ンで回路基板に接合する実装方法において、周縁部にメ
タライズパターンを備えた半導体チップを使用し、該半
導体チップの表面に形成したバンプを該回路基板に接合
する工程で、同時に該半導体チップの周縁部と該回路基
板とをロウ材で接合することを特徴とする半導体チップ
の実装方法とすることで、〔４〕前記〔３〕において、
前記周縁部にメタライズパターンを備えた半導体チップ
は、半導体ウェーハ表面の素子形成領域をその周縁部を
残してレジストで被覆する工程と、該半導体ウェーハの
スクライブ領域に溝を設ける工程と、該溝を含む該半導
体ウェーハ表面側をメタライズしてメタル膜を形成する
工程と、該レジストと共に該素子形成領域のメタル膜を
その周縁部を除いて除去する工程と、該半導体ウェーハ
を個々の半導体チップに分割する工程とを含んで製造し
たものであるように構成することで、達成される。
ば、〔１〕半導体チップをフェイスダウンで回路基板に
接合してなる実装構造において、該半導体チップの電極
と該回路基板の導体パターンとを該電極上に形成したバ
ンプを介して接合すると共に、該半導体チップの周縁部
と該回路基板とを周縁接合体を介して接合してなること
を特徴とする半導体チップの実装構造とすることで、
〔２〕前記〔１〕において、前記周縁接合体は金属材料
からなり、前記半導体チップの周縁部全周にわたり該半
導体チップと前記回路基板とを接合するものであるよう
に構成することで、〔３〕半導体チップをフェイスダウ
ンで回路基板に接合する実装方法において、周縁部にメ
タライズパターンを備えた半導体チップを使用し、該半
導体チップの表面に形成したバンプを該回路基板に接合
する工程で、同時に該半導体チップの周縁部と該回路基
板とをロウ材で接合することを特徴とする半導体チップ
の実装方法とすることで、〔４〕前記〔３〕において、
前記周縁部にメタライズパターンを備えた半導体チップ
は、半導体ウェーハ表面の素子形成領域をその周縁部を
残してレジストで被覆する工程と、該半導体ウェーハの
スクライブ領域に溝を設ける工程と、該溝を含む該半導
体ウェーハ表面側をメタライズしてメタル膜を形成する
工程と、該レジストと共に該素子形成領域のメタル膜を
その周縁部を除いて除去する工程と、該半導体ウェーハ
を個々の半導体チップに分割する工程とを含んで製造し
たものであるように構成することで、達成される。
【０００８】
【作用】本発明による実装構造は、半導体チップの電極
上に形成したバンプの他、半導体チップの周縁部におい
てもロウ材で回路基板と接合している。この周縁部の接
合部の面積が大きいから、外力によって各接合部に生じ
るストレスは著しく小さくなり、その結果、接合部は剥
離しにくくなる。又、この周縁部の接合体が個々の半導
体チップごとに外周を電気的にシールドすることにな
り、その結果、隣接するチップ間の信号漏洩が防止出来
る。更に、このロウ材の周縁接合体が半導体チップの全
周を包囲している場合には、個々の半導体チップごとに
封止されたことになり、その結果、別途封止工程を設け
る必要がなくなる。
上に形成したバンプの他、半導体チップの周縁部におい
てもロウ材で回路基板と接合している。この周縁部の接
合部の面積が大きいから、外力によって各接合部に生じ
るストレスは著しく小さくなり、その結果、接合部は剥
離しにくくなる。又、この周縁部の接合体が個々の半導
体チップごとに外周を電気的にシールドすることにな
り、その結果、隣接するチップ間の信号漏洩が防止出来
る。更に、このロウ材の周縁接合体が半導体チップの全
周を包囲している場合には、個々の半導体チップごとに
封止されたことになり、その結果、別途封止工程を設け
る必要がなくなる。
【０００９】このような実装構造とするためには、半導
体チップの表面周縁部にメタルパターンを設ける必要が
あるが、このメタルパターンを半導体チップの側面にも
延在させることにより、表面側のメタルパターンの幅を
狭くすることが可能となり、チップサイズの拡大を不要
とする。
体チップの表面周縁部にメタルパターンを設ける必要が
あるが、このメタルパターンを半導体チップの側面にも
延在させることにより、表面側のメタルパターンの幅を
狭くすることが可能となり、チップサイズの拡大を不要
とする。
【００１０】
【実施例】本発明に係る半導体チップの実装構造及び実
装方法の実施例を図１乃至図３を参照しながら説明す
る。
装方法の実施例を図１乃至図３を参照しながら説明す
る。
【００１１】図１は本発明の実施例の実装構造を示す図
である。同図において、１は回路基板、２は回路基板１
にフェイスダウンで搭載した半導体チップである。３は
金属材料からなるバンプであり、回路基板１表面のボン
ディングパッド11と半導体チップ２表面のバンプパッド
21とに接合している。４は周縁接合体であり、AuSn、Au
Ge、SnPb、InSn、InPb等のロウ材からなり、半導体チッ
プ２の表面周縁部から側面に延在するメタルパターン22
と回路基板１の表面に設けたメタルパターン12に接合
し、バンプ接合の領域を包囲している。
である。同図において、１は回路基板、２は回路基板１
にフェイスダウンで搭載した半導体チップである。３は
金属材料からなるバンプであり、回路基板１表面のボン
ディングパッド11と半導体チップ２表面のバンプパッド
21とに接合している。４は周縁接合体であり、AuSn、Au
Ge、SnPb、InSn、InPb等のロウ材からなり、半導体チッ
プ２の表面周縁部から側面に延在するメタルパターン22
と回路基板１の表面に設けたメタルパターン12に接合
し、バンプ接合の領域を包囲している。
【００１２】図２ (a)〜(f) は本発明の実施例の実装方
法を示す図（その１）であり、上記の実装構造を構成す
る半導体チップ２の製造方法の一例を工程順に示してい
る。同図において、図１と同じものには同一の符号を付
与した。20は半導体ウェーハであり、多数の素子が形成
済であり、隣接する素子形成領域20A の間にはスクライ
ブ領域20B が設けられている。素子形成領域20A の表面
には多数のバンプパッド21が形成されている（図２(a)
参照）。
法を示す図（その１）であり、上記の実装構造を構成す
る半導体チップ２の製造方法の一例を工程順に示してい
る。同図において、図１と同じものには同一の符号を付
与した。20は半導体ウェーハであり、多数の素子が形成
済であり、隣接する素子形成領域20A の間にはスクライ
ブ領域20B が設けられている。素子形成領域20A の表面
には多数のバンプパッド21が形成されている（図２(a)
参照）。
【００１３】次にこの半導体ウェーハ20の表面にフォト
レジストを塗布してレジスト膜23を形成し、これを露
光、現像して素子形成領域20A の周縁部及びスクライブ
領域20B のレジスト膜23を除去する。次に半導体ウェー
ハ20の背面にダイシングテープ（図示は省略）を貼付し
てダイシング装置に装着し、そのダイシングブレードに
より切削してスクライブ領域20B に溝24を設ける。この
溝24の深さは半導体ウェーハ20の厚さの 1/3〜1/2 程度
(100μm 前後) とする（図２(b) 参照）。
レジストを塗布してレジスト膜23を形成し、これを露
光、現像して素子形成領域20A の周縁部及びスクライブ
領域20B のレジスト膜23を除去する。次に半導体ウェー
ハ20の背面にダイシングテープ（図示は省略）を貼付し
てダイシング装置に装着し、そのダイシングブレードに
より切削してスクライブ領域20B に溝24を設ける。この
溝24の深さは半導体ウェーハ20の厚さの 1/3〜1/2 程度
(100μm 前後) とする（図２(b) 参照）。
【００１４】次に半導体ウェーハ20の表面側全面をスパ
ッタ法、ＣＶＤ法等でメタライズしてメタル膜25を形成
する（図２(c) 参照）。このメタル膜25は Ti, Cr, Cu,
Pd,Au, Ni, Pt等の金属を用いた多層膜であり、周縁接
合体４との接合に適した膜構成とする。次にレジスト膜
23を剥離してその上に被着しているメタル膜25と共に除
去する。素子形成領域20A の周縁部から溝24内面に至る
メタル膜25は除去されない（図２(d) 参照）。
ッタ法、ＣＶＤ法等でメタライズしてメタル膜25を形成
する（図２(c) 参照）。このメタル膜25は Ti, Cr, Cu,
Pd,Au, Ni, Pt等の金属を用いた多層膜であり、周縁接
合体４との接合に適した膜構成とする。次にレジスト膜
23を剥離してその上に被着しているメタル膜25と共に除
去する。素子形成領域20A の周縁部から溝24内面に至る
メタル膜25は除去されない（図２(d) 参照）。
【００１５】次に各バンプパッド21上にバンプ３をワイ
ヤのボールアップ法、蒸着法、メタルボール圧着法、転
写法等で形成する（図２(e) 参照）。最後にクラッキン
グ法（ブレーキング法）又はダイシングブレードによる
切断により個々の半導体チップ２に分割して工程を完了
する（図２(f) 参照）。尚、ダイシングブレードにより
切断する場合には、溝24を設ける際に使用したダイシン
グブレードよりも幅の狭いものを使用し、溝24の底部を
切削する。
ヤのボールアップ法、蒸着法、メタルボール圧着法、転
写法等で形成する（図２(e) 参照）。最後にクラッキン
グ法（ブレーキング法）又はダイシングブレードによる
切断により個々の半導体チップ２に分割して工程を完了
する（図２(f) 参照）。尚、ダイシングブレードにより
切断する場合には、溝24を設ける際に使用したダイシン
グブレードよりも幅の狭いものを使用し、溝24の底部を
切削する。
【００１６】尚、バンプ３を形成する以前に個々の半導
体チップ２に分割し、その後バンプ３を形成することも
可能である。図３ (a)〜(c) は本発明の実施例の実装方
法を示す図（その２）であり、上記のバンプ付き半導体
チップを回路基板に実装する方法を工程順に示してい
る。同図において、図１と同じものには同一の符号を付
与した。使用する回路基板１の表面には、多数のボンデ
ィングパッド11の他に、これを包囲するように、実装す
る前述の半導体チップ２のメタルパターン22に対応する
位置にメタルパターン22と同じ膜構成のメタルパターン
12が形成されている（図３(a) 参照）。
体チップ２に分割し、その後バンプ３を形成することも
可能である。図３ (a)〜(c) は本発明の実施例の実装方
法を示す図（その２）であり、上記のバンプ付き半導体
チップを回路基板に実装する方法を工程順に示してい
る。同図において、図１と同じものには同一の符号を付
与した。使用する回路基板１の表面には、多数のボンデ
ィングパッド11の他に、これを包囲するように、実装す
る前述の半導体チップ２のメタルパターン22に対応する
位置にメタルパターン22と同じ膜構成のメタルパターン
12が形成されている（図３(a) 参照）。
【００１７】この回路基板１を加熱し、そのメタルパタ
ーン12上に AuSn 、AuGe、SnPb、InSn、InPb等のロウ材
からなる周縁接合体４を供給して仮付けする（図３(b)
参照）。この時の周縁接合体４の回路基板１上での高さ
は半導体チップ２上でのバンプ３の高さと同等になるよ
うにする。
ーン12上に AuSn 、AuGe、SnPb、InSn、InPb等のロウ材
からなる周縁接合体４を供給して仮付けする（図３(b)
参照）。この時の周縁接合体４の回路基板１上での高さ
は半導体チップ２上でのバンプ３の高さと同等になるよ
うにする。
【００１８】次にバンプ３が形成された前述の半導体チ
ップ２をフェースダウンで、周縁接合体４を仮付けした
回路基板１に対向させ、位置合わせを行った後、両者を
加熱及び加圧すると周縁接合体４は半導体チップ２のメ
タルパターン22に濡れると共に、バンプ３が回路基板１
のメタルパターン12に濡れる。これを冷却して、接合が
完了する（図３(c) 参照）。この接合は還元ガス雰囲気
（例えば、 N2 ベース水素混合ガス、 Ar ベース水素混
合ガス等) 中で行い、フラックスは使用しない。その
後、必要に応じて半導体チップ２の背面に放熱フィンを
接着又はロウ接する。但し、この時の加熱は周縁接合体
４の融点以下の温度とする。
ップ２をフェースダウンで、周縁接合体４を仮付けした
回路基板１に対向させ、位置合わせを行った後、両者を
加熱及び加圧すると周縁接合体４は半導体チップ２のメ
タルパターン22に濡れると共に、バンプ３が回路基板１
のメタルパターン12に濡れる。これを冷却して、接合が
完了する（図３(c) 参照）。この接合は還元ガス雰囲気
（例えば、 N2 ベース水素混合ガス、 Ar ベース水素混
合ガス等) 中で行い、フラックスは使用しない。その
後、必要に応じて半導体チップ２の背面に放熱フィンを
接着又はロウ接する。但し、この時の加熱は周縁接合体
４の融点以下の温度とする。
【００１９】本発明は以上の実施例に限定されることな
く、更に種々変形して実施することが出来る。例えば、
周縁接合体４としてロウ材ではなく接着剤を使用する場
合でっても、又、メタルパターン22が半導体チップ２の
表面周縁部のみにあって側面にない場合であっても、更
に、周縁接合体４が半導体チップ２の全周を包囲するの
ではなく一部分のみで半導体チップ２と回路基板１とを
接合する場合であっても、本発明は有効である。
く、更に種々変形して実施することが出来る。例えば、
周縁接合体４としてロウ材ではなく接着剤を使用する場
合でっても、又、メタルパターン22が半導体チップ２の
表面周縁部のみにあって側面にない場合であっても、更
に、周縁接合体４が半導体チップ２の全周を包囲するの
ではなく一部分のみで半導体チップ２と回路基板１とを
接合する場合であっても、本発明は有効である。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
隣接する半導体チップ間の信号漏洩を防止し、又、バン
プの接合部に生じるストレスを低減させることが可能な
半導体チップの実装構造及び実装方法を提供することが
出来、半導体チップ実装構造の信頼性向上等に寄与す
る。
隣接する半導体チップ間の信号漏洩を防止し、又、バン
プの接合部に生じるストレスを低減させることが可能な
半導体チップの実装構造及び実装方法を提供することが
出来、半導体チップ実装構造の信頼性向上等に寄与す
る。
【図１】 本発明の実施例の実装構造を示す図である。
【図２】 本発明の実施例の実装方法を示す図（その
１）である。
１）である。
【図３】 本発明の実施例の実装方法を示す図（その
２）である。
２）である。
１ 回路基板 ２ 半導体チップ ３ バンプ ４ 周縁接合体 11 ボンディングパッド 12 メタルパターン 20 半導体ウェーハ 20A 素子形成領域 20B スクライブ領域 21 バンプパッド 22 メタルパターン 23 レジスト膜 24 溝 25 メタル膜
Claims (4)
- 【請求項１】 半導体チップをフェイスダウンで回路基
板に接合してなる実装構造において、 該半導体チップの電極と該回路基板の導体パターンとを
該電極上に形成したバンプを介して接合すると共に、該
半導体チップの周縁部と該回路基板とを周縁接合体を介
して接合してなることを特徴とする半導体チップの実装
構造。 - 【請求項２】 前記周縁接合体は金属材料からなり、前
記半導体チップの周縁部全周にわたり該半導体チップと
前記回路基板とを接合するものであることを特徴とする
請求項１記載の半導体チップの実装構造。 - 【請求項３】 半導体チップをフェイスダウンで回路基
板に接合する実装方法において、 周縁部にメタライズパターンを備えた半導体チップを使
用し、 該半導体チップの表面に形成したバンプを該回路基板に
接合する工程で、同時に該半導体チップの周縁部と該回
路基板とをロウ材で接合することを特徴とする半導体チ
ップの実装方法。 - 【請求項４】 前記周縁部にメタライズパターンを備え
た半導体チップは、半導体ウェーハ表面の素子形成領域
をその周縁部を残してレジストで被覆する工程と、該半
導体ウェーハのスクライブ領域に溝を設ける工程と、該
溝を含む該半導体ウェーハ表面側をメタライズしてメタ
ル膜を形成する工程と、該レジストと共に該素子形成領
域のメタル膜をその周縁部を除いて除去する工程と、該
半導体ウェーハを個々の半導体チップに分割する工程と
を含んで製造したものであることを特徴とする請求項３
記載の半導体チップの実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4276396A JPH06132354A (ja) | 1992-10-15 | 1992-10-15 | 半導体チップの実装構造及び実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4276396A JPH06132354A (ja) | 1992-10-15 | 1992-10-15 | 半導体チップの実装構造及び実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132354A true JPH06132354A (ja) | 1994-05-13 |
Family
ID=17568827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4276396A Pending JPH06132354A (ja) | 1992-10-15 | 1992-10-15 | 半導体チップの実装構造及び実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132354A (ja) |
-
1992
- 1992-10-15 JP JP4276396A patent/JPH06132354A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010206 |