JPH06132541A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH06132541A JPH06132541A JP27985792A JP27985792A JPH06132541A JP H06132541 A JPH06132541 A JP H06132541A JP 27985792 A JP27985792 A JP 27985792A JP 27985792 A JP27985792 A JP 27985792A JP H06132541 A JPH06132541 A JP H06132541A
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- type
- conductivity type
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
半導体装置及びその製造方法
【目的】 本発明は、半導体装置及びその製造方法に関
し、工程数を減らして製造コストを低減することがで
き、安価な半導体素子を得ることができる半導体装置及
びその製造方法を提供することを目的とする。 【構成】 ノンドープ又は第１導電型の第１の半導体領
域１内に第２導電型の第２の半導体領域２が形成され、
該第１の半導体領域１内にトランジスタを構成する第２
導電型の第１のソース拡散層９とＤＳＡ構造の第１のド
レイン拡散層10が形成され、該第２の半導体領域２内に
トランジスタを構成する第１導電型の第２のソース拡散
層11とＤＳＡ構造の第２のドレイン拡散層12が形成さ
れ、該第２の半導体領域２と該ＤＳＡ構造の第２のドレ
イン拡散層12からバイポーラトランジスタが形成されて
なるように構成する。
し、工程数を減らして製造コストを低減することがで
き、安価な半導体素子を得ることができる半導体装置及
びその製造方法を提供することを目的とする。 【構成】 ノンドープ又は第１導電型の第１の半導体領
域１内に第２導電型の第２の半導体領域２が形成され、
該第１の半導体領域１内にトランジスタを構成する第２
導電型の第１のソース拡散層９とＤＳＡ構造の第１のド
レイン拡散層10が形成され、該第２の半導体領域２内に
トランジスタを構成する第１導電型の第２のソース拡散
層11とＤＳＡ構造の第２のドレイン拡散層12が形成さ
れ、該第２の半導体領域２と該ＤＳＡ構造の第２のドレ
イン拡散層12からバイポーラトランジスタが形成されて
なるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、詳しくは、例えばＥＰＲＯＭ、フラッシ
ュメモリ等のＣＭＯＳ型不揮発性半導体記憶装置内のバ
イポーラトランジスタに適用することができ、特に、工
程数を減らして製造コストを低減することができる半導
体装置及びその製造方法に関する。
造方法に係り、詳しくは、例えばＥＰＲＯＭ、フラッシ
ュメモリ等のＣＭＯＳ型不揮発性半導体記憶装置内のバ
イポーラトランジスタに適用することができ、特に、工
程数を減らして製造コストを低減することができる半導
体装置及びその製造方法に関する。
【０００２】近年、ＣＭＯＳデバイスの低電力性とバイ
ポーラデバイスの負荷駆動能力の両者の利点を有するＢ
ｉ−ＣＭＯＳ技術の開発が始まり、注目を引き始めてい
る。
ポーラデバイスの負荷駆動能力の両者の利点を有するＢ
ｉ−ＣＭＯＳ技術の開発が始まり、注目を引き始めてい
る。
【０００３】
【従来の技術】図６，７は従来の半導体装置の製造方法
を説明する図であり。図示例はＢｉ−ＣＭＯＳ集積回路
の製造方法に適用する場合である。図６，７において、
31は例えばｐ- 型でＳｉ等の基板であり、32は基板31が
熱酸化され形成されたＳｉＯ2等のシリコン酸化膜であ
り、33はシリコン酸化膜32がエッチングされ形成された
開口部であり、34は開口部33を介して基板31に形成され
た例えばｎ+ 型の埋め込み領域である。次いで、35は埋
め込み領域34上に形成されたエピタキシャル層であり、
36，37はエピタキシャル層35内に各々形成されたｎウェ
ル、ｐウェルであり、38はエピタキシャル層35が選択酸
化され形成されたＳｉＯ2 等のフィールド酸化膜であ
り、39はｎウェル36内に形成されたｎ+ 型埋め込み領域
34の取り出し電極となるｎ+ 型領域である。次いで、40
はフィールド酸化膜38間のエピタキシャル層35が酸化さ
れ形成されたＳｉＯ2 等のゲート酸化膜であり、41はゲ
ート酸化膜40上の所定領域に形成されたポリＳｉ等のゲ
ート電極であり、42はＰＭＯＳ領域のｎウェル36内に形
成されたｐ+ 型ソース／ドレイン拡散層であり、43はＮ
ＰＮバイポーラ領域のｎウェル36内に形成された外部ベ
ース拡散層であり、44はＮＭＯＳ領域のｐウェル37内に
形成されたｎ+ 型ソース／ドレイン拡散層である。そし
て45，46はＮＰＮバイポーラ領域のｎウェル36内に各々
形成されたｎ+ 型エミッタ拡散層、活性べース拡散層で
あり、47はＰＳＧ等の層間絶縁膜であり、48は層間絶縁
膜47がエッチングされて形成されたコンタクトホールで
あり、49はこのコンタクトホール48を介してｎ+ 型領域
39、エミッタ拡散層45、外部ベース拡散層43及びソース
／ドレイン拡散層42，44等と各々コンタクトするように
形成されたＡｌ等の配線層である。
を説明する図であり。図示例はＢｉ−ＣＭＯＳ集積回路
の製造方法に適用する場合である。図６，７において、
31は例えばｐ- 型でＳｉ等の基板であり、32は基板31が
熱酸化され形成されたＳｉＯ2等のシリコン酸化膜であ
り、33はシリコン酸化膜32がエッチングされ形成された
開口部であり、34は開口部33を介して基板31に形成され
た例えばｎ+ 型の埋め込み領域である。次いで、35は埋
め込み領域34上に形成されたエピタキシャル層であり、
36，37はエピタキシャル層35内に各々形成されたｎウェ
ル、ｐウェルであり、38はエピタキシャル層35が選択酸
化され形成されたＳｉＯ2 等のフィールド酸化膜であ
り、39はｎウェル36内に形成されたｎ+ 型埋め込み領域
34の取り出し電極となるｎ+ 型領域である。次いで、40
はフィールド酸化膜38間のエピタキシャル層35が酸化さ
れ形成されたＳｉＯ2 等のゲート酸化膜であり、41はゲ
ート酸化膜40上の所定領域に形成されたポリＳｉ等のゲ
ート電極であり、42はＰＭＯＳ領域のｎウェル36内に形
成されたｐ+ 型ソース／ドレイン拡散層であり、43はＮ
ＰＮバイポーラ領域のｎウェル36内に形成された外部ベ
ース拡散層であり、44はＮＭＯＳ領域のｐウェル37内に
形成されたｎ+ 型ソース／ドレイン拡散層である。そし
て45，46はＮＰＮバイポーラ領域のｎウェル36内に各々
形成されたｎ+ 型エミッタ拡散層、活性べース拡散層で
あり、47はＰＳＧ等の層間絶縁膜であり、48は層間絶縁
膜47がエッチングされて形成されたコンタクトホールで
あり、49はこのコンタクトホール48を介してｎ+ 型領域
39、エミッタ拡散層45、外部ベース拡散層43及びソース
／ドレイン拡散層42，44等と各々コンタクトするように
形成されたＡｌ等の配線層である。
【０００４】次に、その半導体装置の製造方法について
説明する。ここではＢｉ−ＣＭＯＳ集積回路の製造工程
のうち、バイポーラの工程に注目して説明する。まず、
図６（ａ），（ｂ）に示すように、ｐ型Ｓｉ基板31を熱
酸化して約１μｍのシリコン酸化膜32を堆積し、ｎ+ 型
埋め込み領域を形成する部分のみ選択的にシリコン酸化
膜32を除去して開口部33を形成し、Ｓｂを熱拡散により
開口部33を介して基板31内にドーピングして、基板31内
にｎ+ 型埋め込み領域34を形成する。次に、図６（ｃ）
に示すように、シリコン酸化膜32を除去し、全面にＳｉ
のエピタキシャル成長を行ってエピタキシャル層35を形
成する。この時、エピタキシャル層35はｎ型にドーピン
グすればこれをコレクタに、ｐ型にドーピングすれば以
下のｎウェルをコレクタに用いることができる。次い
で、エピタキシャル層35内にｎウェル36及びｐウェル37
の形成を行う。
説明する。ここではＢｉ−ＣＭＯＳ集積回路の製造工程
のうち、バイポーラの工程に注目して説明する。まず、
図６（ａ），（ｂ）に示すように、ｐ型Ｓｉ基板31を熱
酸化して約１μｍのシリコン酸化膜32を堆積し、ｎ+ 型
埋め込み領域を形成する部分のみ選択的にシリコン酸化
膜32を除去して開口部33を形成し、Ｓｂを熱拡散により
開口部33を介して基板31内にドーピングして、基板31内
にｎ+ 型埋め込み領域34を形成する。次に、図６（ｃ）
に示すように、シリコン酸化膜32を除去し、全面にＳｉ
のエピタキシャル成長を行ってエピタキシャル層35を形
成する。この時、エピタキシャル層35はｎ型にドーピン
グすればこれをコレクタに、ｐ型にドーピングすれば以
下のｎウェルをコレクタに用いることができる。次い
で、エピタキシャル層35内にｎウェル36及びｐウェル37
の形成を行う。
【０００５】次に、図７（ｄ）に示すように、エピタキ
シャル層35を選択酸化してフィールド酸化膜38を形成
し、ｎウェル36内にｎ+ 型埋め込み領域34の取出し電極
となるｎ+ 型領域39を形成した後、フィールド酸化膜38
間のエピタキシャル層35を酸化してゲート酸化膜40を形
成する。次いで、図７（ｅ）に示すように、ＭＯＳトラ
ンジスタのしきい値合せ込みのチャネルイオン注入を行
い、ゲート酸化膜40上の所定領域にゲート電極41を形成
した後、イオン注入等によりｐ+ 型ソース／ドレイン拡
散層42を形成すると同時にｐ+ 型外部ベース拡散層43を
形成し、イオン注入等によりｎ+ 型ソース／ドレイン拡
散層44を形成すると同時にｎ+ 型エミッタ拡散層45を形
成し、別途にイオン注入等によりＮＰＮバイポーラトラ
ンジスタ領域のｎウェル36内にｐ型活性ベース拡散層46
を形成する。
シャル層35を選択酸化してフィールド酸化膜38を形成
し、ｎウェル36内にｎ+ 型埋め込み領域34の取出し電極
となるｎ+ 型領域39を形成した後、フィールド酸化膜38
間のエピタキシャル層35を酸化してゲート酸化膜40を形
成する。次いで、図７（ｅ）に示すように、ＭＯＳトラ
ンジスタのしきい値合せ込みのチャネルイオン注入を行
い、ゲート酸化膜40上の所定領域にゲート電極41を形成
した後、イオン注入等によりｐ+ 型ソース／ドレイン拡
散層42を形成すると同時にｐ+ 型外部ベース拡散層43を
形成し、イオン注入等によりｎ+ 型ソース／ドレイン拡
散層44を形成すると同時にｎ+ 型エミッタ拡散層45を形
成し、別途にイオン注入等によりＮＰＮバイポーラトラ
ンジスタ領域のｎウェル36内にｐ型活性ベース拡散層46
を形成する。
【０００６】そして、全面にＰＳＧ等の層間絶縁膜47を
形成し、層間絶縁膜47をエッチングしてコンタクトホー
ル48を形成し、このコンタクトホール48を介してｎ+ 型
領域39、エミッタ拡散層45、外部ベース拡散層43及びソ
ース／ドレイン拡散層42，44等とコンタクトするように
Ａｌ等の配線層49を形成することにより、図７（ｆ）に
示すような半導体装置を得ることができる。
形成し、層間絶縁膜47をエッチングしてコンタクトホー
ル48を形成し、このコンタクトホール48を介してｎ+ 型
領域39、エミッタ拡散層45、外部ベース拡散層43及びソ
ース／ドレイン拡散層42，44等とコンタクトするように
Ａｌ等の配線層49を形成することにより、図７（ｆ）に
示すような半導体装置を得ることができる。
【０００７】
【発明が解決しようとする課題】上記した従来の半導体
装置の製造方法では、ＮＰＮバイポーラトランジスタ領
域のｎウェル36内に外部ベース拡散層43、エミッタ拡散
層45及び活性ベース拡散層46を形成する他、ｎ+ 型領域
39を形成しなければならないうえ、ＰＭＯＳのｐ + 型ソ
ース／ドレイン拡散層42とＮＭＯＳのｎ+ 型ソース／ド
レイン拡散層44とを別々の工程で形成しなければならな
い等、工程数が非常に多く製造コストの点で問題を残し
ていた。
装置の製造方法では、ＮＰＮバイポーラトランジスタ領
域のｎウェル36内に外部ベース拡散層43、エミッタ拡散
層45及び活性ベース拡散層46を形成する他、ｎ+ 型領域
39を形成しなければならないうえ、ＰＭＯＳのｐ + 型ソ
ース／ドレイン拡散層42とＮＭＯＳのｎ+ 型ソース／ド
レイン拡散層44とを別々の工程で形成しなければならな
い等、工程数が非常に多く製造コストの点で問題を残し
ていた。
【０００８】そして、フラッシュメモリにおいて高速書
き込みを行う際には、メモリセルトランジスタのドレイ
ン部をＤＳＡ構造にする方法が知られているが、ＤＳＡ
構造はドレイン部に異なる導電型の不純物を２回イオン
注入しなければならない等、このような場合は更に工程
数が多くなるため、上記の問題が顕著になっていた。そ
こで本発明は、工程数を減らして製造コストを低減する
ことができ、安価な半導体素子を得ることができる半導
体装置及びその製造方法を提供することを目的としてい
る。
き込みを行う際には、メモリセルトランジスタのドレイ
ン部をＤＳＡ構造にする方法が知られているが、ＤＳＡ
構造はドレイン部に異なる導電型の不純物を２回イオン
注入しなければならない等、このような場合は更に工程
数が多くなるため、上記の問題が顕著になっていた。そ
こで本発明は、工程数を減らして製造コストを低減する
ことができ、安価な半導体素子を得ることができる半導
体装置及びその製造方法を提供することを目的としてい
る。
【０００９】
【課題を解決しようとする手段】本発明による半導体装
置は上記目的達成のため、ノンドープ又は第１導電型の
第１の半導体領域内に第２導電型の第２の半導体領域が
形成され、該第１の半導体領域内にトランジスタを構成
する第２導電型の第１のソース拡散層とＤＳＡ構造の第
１のドレイン拡散層が形成され、該第２の半導体領域内
にトランジスタを構成する第１導電型の第２のソース拡
散層とＤＳＡ構造の第２のドレイン拡散層が形成され、
該第２の半導体領域と該ＤＳＡ構造の第２のドレイン拡
散層からバイポーラトランジスタが形成されてなるもの
である。
置は上記目的達成のため、ノンドープ又は第１導電型の
第１の半導体領域内に第２導電型の第２の半導体領域が
形成され、該第１の半導体領域内にトランジスタを構成
する第２導電型の第１のソース拡散層とＤＳＡ構造の第
１のドレイン拡散層が形成され、該第２の半導体領域内
にトランジスタを構成する第１導電型の第２のソース拡
散層とＤＳＡ構造の第２のドレイン拡散層が形成され、
該第２の半導体領域と該ＤＳＡ構造の第２のドレイン拡
散層からバイポーラトランジスタが形成されてなるもの
である。
【００１０】本発明による半導体装置の製造方法は上記
目的達成のためノンドープ又は第１導電型の第１の半導
体領域内に第２導電型の第２の半導体領域を形成する工
程と、次いで、同一のマスクパターンを用いて該第１，
第２の半導体領域内にＤＳＡ構造を構成する第１導電型
の第１の拡散層を形成する工程と、次いで、同一のマス
クパターンを用いて該第１の半導体領域内に第２導電型
のソース拡散層を形成するとともに、該第１の半導体領
域の該第１の拡散層内に第２導電型の第２の拡散層を形
成してＤＳＡ構造の第１のドレイン拡散層を形成し、更
に該第２の半導体領域の該第１の拡散層内に第２導電型
の第２の拡散層を形成してＤＳＡ構造の第２のドレイン
拡散層を形成する工程とを含むものである。
目的達成のためノンドープ又は第１導電型の第１の半導
体領域内に第２導電型の第２の半導体領域を形成する工
程と、次いで、同一のマスクパターンを用いて該第１，
第２の半導体領域内にＤＳＡ構造を構成する第１導電型
の第１の拡散層を形成する工程と、次いで、同一のマス
クパターンを用いて該第１の半導体領域内に第２導電型
のソース拡散層を形成するとともに、該第１の半導体領
域の該第１の拡散層内に第２導電型の第２の拡散層を形
成してＤＳＡ構造の第１のドレイン拡散層を形成し、更
に該第２の半導体領域の該第１の拡散層内に第２導電型
の第２の拡散層を形成してＤＳＡ構造の第２のドレイン
拡散層を形成する工程とを含むものである。
【００１１】本発明においては、前記第２の半導体領域
の第１導電型のソース拡散層は、前記第１導電型の第１
の拡散層の形成前に形成するか、又は同時に形成する
か、若しくは前記ＤＳＡ構造形成後に形成する場合であ
ってもよい。本発明による半導体装置は、上記目的達成
のため、エミッタ又はコレクタとなる第２導電型の半導
体領域内にベースとなる第１導電型の第１の拡散層が形
成され、該第１の拡散層内にコレクタ又はエミッタとな
る第２導電型の第２の拡散層が形成され、該第１の拡散
層を隣接するようにベースとなる第１導電型の第３の拡
散層が形成されてなるものである。
の第１導電型のソース拡散層は、前記第１導電型の第１
の拡散層の形成前に形成するか、又は同時に形成する
か、若しくは前記ＤＳＡ構造形成後に形成する場合であ
ってもよい。本発明による半導体装置は、上記目的達成
のため、エミッタ又はコレクタとなる第２導電型の半導
体領域内にベースとなる第１導電型の第１の拡散層が形
成され、該第１の拡散層内にコレクタ又はエミッタとな
る第２導電型の第２の拡散層が形成され、該第１の拡散
層を隣接するようにベースとなる第１導電型の第３の拡
散層が形成されてなるものである。
【００１２】
【作用】本発明では、後述する実施例の図１，２に示す
如く、ｎチャネルメモリセルトランジスタのＤＳＡ構造
のドレイン拡散層10とｐチャネルＭＯＳトランジスタの
ＤＳＡ構造のドレイン拡散層12を同一のレジストパター
ン21，22を用いて同時に形成している。しかも、ＮＰＮ
型バイポーラトランジスタはｐチャネルＭＯＳトランジ
スタのＤＳＡ構造のドレイン拡散層12ともなっているｎ
+ 型拡散層12ｂ及びｐ+ 型拡散層12ａと、ｎウェル２及
びｎ+ 型拡散層13とから構成しており、ｐチャネルＭＯ
Ｓトランジスタを形成する際、ＮＰＮ型バイポーラトラ
ンジスタも同時に形成している。このため、従来のｐチ
ャネルトランジスタとｎチャネルトランジスタのソース
／ドレインを別々に形成している場合や、複雑な構造の
バイポーラトランジスタの場合よりも工程数を極端に低
減することができ、製造コストを著しく減らすることが
できる。
如く、ｎチャネルメモリセルトランジスタのＤＳＡ構造
のドレイン拡散層10とｐチャネルＭＯＳトランジスタの
ＤＳＡ構造のドレイン拡散層12を同一のレジストパター
ン21，22を用いて同時に形成している。しかも、ＮＰＮ
型バイポーラトランジスタはｐチャネルＭＯＳトランジ
スタのＤＳＡ構造のドレイン拡散層12ともなっているｎ
+ 型拡散層12ｂ及びｐ+ 型拡散層12ａと、ｎウェル２及
びｎ+ 型拡散層13とから構成しており、ｐチャネルＭＯ
Ｓトランジスタを形成する際、ＮＰＮ型バイポーラトラ
ンジスタも同時に形成している。このため、従来のｐチ
ャネルトランジスタとｎチャネルトランジスタのソース
／ドレインを別々に形成している場合や、複雑な構造の
バイポーラトランジスタの場合よりも工程数を極端に低
減することができ、製造コストを著しく減らすることが
できる。
【００１３】
【実施例】以下、本発明を図面に基づいて説明する。図
１は本発明の実施例１に則した半導体装置の構造を示す
断面図であり、ＤＳＡ構造を有するＢｉ−ＣＭＯＳのフ
ラッシュメモリに適用する場合である。図１において、
１は例えばｐ- 型でＳｉ等の基板であり、２はｐ- 型基
板１内に形成された例えばｎ- 型のｎウェルであり、３
は素子分離領域となるＳｉＯ2 等のフィールド酸化膜で
あり、４はＳｉＯ2 等のゲート酸化膜である。次いで、
５〜７は各々ポリＳｉ等のゲート電極、ポリＳｉ等のフ
ローティングゲート、ポリＳｉ等のコントロールゲート
であり、８はＳｉＯ2 等の層間膜である。次いで、９は
ｐ- 型基板１内に形成されたｎ+ 型のソース拡散層であ
り、10はｐ- 型基板１内に形成されたＤＳＡ構造のドレ
イン拡散層であり、このＤＳＡ構造のドレイン拡散層10
はｐ+ 型拡散層10ａとこのｐ+ 型拡散層10ａ内に形成さ
れたｎ+ 型拡散層10ｂとからなっている。
１は本発明の実施例１に則した半導体装置の構造を示す
断面図であり、ＤＳＡ構造を有するＢｉ−ＣＭＯＳのフ
ラッシュメモリに適用する場合である。図１において、
１は例えばｐ- 型でＳｉ等の基板であり、２はｐ- 型基
板１内に形成された例えばｎ- 型のｎウェルであり、３
は素子分離領域となるＳｉＯ2 等のフィールド酸化膜で
あり、４はＳｉＯ2 等のゲート酸化膜である。次いで、
５〜７は各々ポリＳｉ等のゲート電極、ポリＳｉ等のフ
ローティングゲート、ポリＳｉ等のコントロールゲート
であり、８はＳｉＯ2 等の層間膜である。次いで、９は
ｐ- 型基板１内に形成されたｎ+ 型のソース拡散層であ
り、10はｐ- 型基板１内に形成されたＤＳＡ構造のドレ
イン拡散層であり、このＤＳＡ構造のドレイン拡散層10
はｐ+ 型拡散層10ａとこのｐ+ 型拡散層10ａ内に形成さ
れたｎ+ 型拡散層10ｂとからなっている。
【００１４】次いで、11はｎ- 型ｎウェル２内に形成さ
れたｐ+ 型のソース拡散層であり、12はｎ- 型ｎウェル
２内に形成されたＤＳＡ構造のドレイン拡散層であり、
このＤＳＡ構造のドレイン拡散層12はｐ+ 型拡散層12ａ
とこのｐ+ 型拡散層12ａ内に形成されたｎ+ 型拡散層12
ｂとからなっている。次いで、13はｎ- 型のｎウェル２
内に形成されたｎ+ 型拡散層であり、このｎ+ 型拡散層
13とｎ- 型ｎウェル２はコレクタ拡散層を兼ねており、
ｐ+ 型拡散層12ａはベース拡散層を兼ねており、ｎ+ 型
拡散層12ｂはエミッタ拡散層を兼ねており、これらから
ＮＰＮ型バイポーラトランジスタが構成されている。そ
して、14はＰＳＧ等の層間絶縁膜であり、15は各拡散層
９〜13が露出されたコンタクトホールであり、16はこの
コンタクトホール15を介して各拡散層９〜13とコンタク
トするように形成されたＡｌ等の配線層である。なお、
Ａはｎチャネルメモリセルトランジスタ領域を示してお
り、13はｐチャネルＭＯＳトランジスタとＮＰＮバイポ
ーラトランジスタ領域を示している。
れたｐ+ 型のソース拡散層であり、12はｎ- 型ｎウェル
２内に形成されたＤＳＡ構造のドレイン拡散層であり、
このＤＳＡ構造のドレイン拡散層12はｐ+ 型拡散層12ａ
とこのｐ+ 型拡散層12ａ内に形成されたｎ+ 型拡散層12
ｂとからなっている。次いで、13はｎ- 型のｎウェル２
内に形成されたｎ+ 型拡散層であり、このｎ+ 型拡散層
13とｎ- 型ｎウェル２はコレクタ拡散層を兼ねており、
ｐ+ 型拡散層12ａはベース拡散層を兼ねており、ｎ+ 型
拡散層12ｂはエミッタ拡散層を兼ねており、これらから
ＮＰＮ型バイポーラトランジスタが構成されている。そ
して、14はＰＳＧ等の層間絶縁膜であり、15は各拡散層
９〜13が露出されたコンタクトホールであり、16はこの
コンタクトホール15を介して各拡散層９〜13とコンタク
トするように形成されたＡｌ等の配線層である。なお、
Ａはｎチャネルメモリセルトランジスタ領域を示してお
り、13はｐチャネルＭＯＳトランジスタとＮＰＮバイポ
ーラトランジスタ領域を示している。
【００１５】次に、図２は本発明の実施例１に則した半
導体装置の製造方法を説明する図である。図２におい
て、図１と同一符号は同一又は相当部分を示し、21はｐ
+ 型拡散層10ａ及びｐ+ 型拡散層12ａを形成するための
開口部21ａを有するレジストパターンであり、22はｎ+
型拡散層10ｂ、ソース拡散層９、ｎ+ 型拡散層12ｂ及び
ｎ+ 型拡散層13を形成するための開口部22ａを有するレ
ジストパターンであり、23はｐ+ 型ソース拡散層11を形
成するための開口部23ａを有するレジストパターンであ
る。
導体装置の製造方法を説明する図である。図２におい
て、図１と同一符号は同一又は相当部分を示し、21はｐ
+ 型拡散層10ａ及びｐ+ 型拡散層12ａを形成するための
開口部21ａを有するレジストパターンであり、22はｎ+
型拡散層10ｂ、ソース拡散層９、ｎ+ 型拡散層12ｂ及び
ｎ+ 型拡散層13を形成するための開口部22ａを有するレ
ジストパターンであり、23はｐ+ 型ソース拡散層11を形
成するための開口部23ａを有するレジストパターンであ
る。
【００１６】次に、その半導体装置の製造方法について
説明する。ここでは、本発明の特徴である各拡散層９〜
13の形成方法について具体的に説明する。まず、図２
（ａ）に示すように、イオン注入等によりｐ- 型Ｓｉ基
板１内にｎ - 型のｎウェル２を形成し、ＬＯＣＯＳ法等
によりＳｉ基板１を選択酸化して素子分離領域となるの
フィールド酸化膜３を形成した後、Ｓｉ基板１を熱酸化
して、ゲート酸化膜４を形成する。次いで、ＣＶＤ法と
ＲＩＥ等によりゲート酸化膜４上にポリＳｉからなるゲ
ート電極５及びフローティングゲート６を形成し、フロ
ーティングゲート６上にポリＳｉコントロールゲート７
及びＳｉＯ2 層間膜８を形成する。
説明する。ここでは、本発明の特徴である各拡散層９〜
13の形成方法について具体的に説明する。まず、図２
（ａ）に示すように、イオン注入等によりｐ- 型Ｓｉ基
板１内にｎ - 型のｎウェル２を形成し、ＬＯＣＯＳ法等
によりＳｉ基板１を選択酸化して素子分離領域となるの
フィールド酸化膜３を形成した後、Ｓｉ基板１を熱酸化
して、ゲート酸化膜４を形成する。次いで、ＣＶＤ法と
ＲＩＥ等によりゲート酸化膜４上にポリＳｉからなるゲ
ート電極５及びフローティングゲート６を形成し、フロ
ーティングゲート６上にポリＳｉコントロールゲート７
及びＳｉＯ2 層間膜８を形成する。
【００１７】次に、図２（ｂ）に示すように、全面にレ
ジストを塗布し、露光・現像によりメモリセルトランジ
スタ部とｐチャネルＭＯＳトランジスタ部のドレイン部
が開口するようにレジストをパターニングして開口部21
ａを有するレジストパターン21を形成した後、このレジ
ストパターン21を用い、ボロン（Ｂ）等の不純物による
イオン注入等により開口部21ａ内の基板１内に不純物を
導入してｐ+ 型拡散層10ａを形成すると同時に、ｐ+ 型
拡散層12ａを形成する。
ジストを塗布し、露光・現像によりメモリセルトランジ
スタ部とｐチャネルＭＯＳトランジスタ部のドレイン部
が開口するようにレジストをパターニングして開口部21
ａを有するレジストパターン21を形成した後、このレジ
ストパターン21を用い、ボロン（Ｂ）等の不純物による
イオン注入等により開口部21ａ内の基板１内に不純物を
導入してｐ+ 型拡散層10ａを形成すると同時に、ｐ+ 型
拡散層12ａを形成する。
【００１８】次に、図２（ｃ）に示すように、レジスト
パターン21を除去した後、全面に再度レジストを塗布
し、露光・現像によりメモリセルトランジスタのソース
／ドレイン部とｐチャネルＭＯＳトランジスタ部のドレ
イン部とコレクタ部が開口するようにレジストをパター
ニングして開口部22ａを有するレジストパターン22を形
成した後、このレジストパターン22を用い、ヒ素（Ａ
ｓ）等の不純物によるイオン注入等により開口部22ａ内
の基板１内に不純物を導入して、ｎ+ 型のソース拡散層
９を形成すると同時に、ｐ+ 型拡散層10ａ内にｎ+ 型拡
散層10ｂを形成してＤＳＡ構造のドレイン拡散層10を形
成し、これと同時にｐ+ 型拡散層12ａ内にｎ + 型拡散層
12ｂを形成してＤＳＡ構造のドレイン拡散層12を形成
し、更に、これと同時にｎウェル２内にコレクタ引き出
し用のｎ+ 型拡散層13を形成する。
パターン21を除去した後、全面に再度レジストを塗布
し、露光・現像によりメモリセルトランジスタのソース
／ドレイン部とｐチャネルＭＯＳトランジスタ部のドレ
イン部とコレクタ部が開口するようにレジストをパター
ニングして開口部22ａを有するレジストパターン22を形
成した後、このレジストパターン22を用い、ヒ素（Ａ
ｓ）等の不純物によるイオン注入等により開口部22ａ内
の基板１内に不純物を導入して、ｎ+ 型のソース拡散層
９を形成すると同時に、ｐ+ 型拡散層10ａ内にｎ+ 型拡
散層10ｂを形成してＤＳＡ構造のドレイン拡散層10を形
成し、これと同時にｐ+ 型拡散層12ａ内にｎ + 型拡散層
12ｂを形成してＤＳＡ構造のドレイン拡散層12を形成
し、更に、これと同時にｎウェル２内にコレクタ引き出
し用のｎ+ 型拡散層13を形成する。
【００１９】次に、図２（ｄ）に示すように、レジスト
パターン22を除去した後、全面に再度レジストを塗布
し、露光・現像によりｐチャネルトランジスタ部のソー
ス部が開口するようにレジストをパターニングして開口
部23ａを有するレジストパターン23を形成した後、この
レジストパターン23を用い、ボロン（Ｂ）等の不純物に
よるイオン注入等により開口部23ａ内の基板１内に不純
物を導入して、ｐ+ 型のソース拡散層11を形成する。
パターン22を除去した後、全面に再度レジストを塗布
し、露光・現像によりｐチャネルトランジスタ部のソー
ス部が開口するようにレジストをパターニングして開口
部23ａを有するレジストパターン23を形成した後、この
レジストパターン23を用い、ボロン（Ｂ）等の不純物に
よるイオン注入等により開口部23ａ内の基板１内に不純
物を導入して、ｐ+ 型のソース拡散層11を形成する。
【００２０】そして、レジストパターン23を除去し、各
拡散層９〜13が露出されるコンタクトホール15を有する
ＰＳＧ層間絶縁膜14を形成した後、このコンタクトホー
ル15を介して各拡散層９〜13とコンタクトするようにＡ
ｌ配線層16を形成することにより、図１に示すような半
導体装置を得ることができる。なお、各拡散層９〜13形
成のためのイオン注入後の熱処理工程は次工程に適宜行
えばよいのは言うまでもない。
拡散層９〜13が露出されるコンタクトホール15を有する
ＰＳＧ層間絶縁膜14を形成した後、このコンタクトホー
ル15を介して各拡散層９〜13とコンタクトするようにＡ
ｌ配線層16を形成することにより、図１に示すような半
導体装置を得ることができる。なお、各拡散層９〜13形
成のためのイオン注入後の熱処理工程は次工程に適宜行
えばよいのは言うまでもない。
【００２１】このように、本実施例では、ｎチャネルメ
モリセルトランジスタのＤＳＡ構造のドレイン拡散層10
とｐチャネルＭＯＳトランジスタのＤＳＡ構造のドレイ
ン拡散層12を同一のレジストパターン21，22を用いて同
時に形成している。しかも、ＮＰＮ型バイポーラトラン
ジスタはｐチャネルＭＯＳトランジスタのＤＳＡ構造の
ドレイン拡散層12ともなっているｎ+ 型拡散層12ｂ及び
ｐ+ 型拡散層12ａと、ｎウェル２及びｎ+ 型拡散層13と
から構成しており、ｐチャネルＭＯＳトランジスタを形
成する際、ＮＰＮ型バイポーラトランジスタも同時に形
成している。このため、従来のｐチャネルトランジスタ
とｎチャネルトランジスタのソース／ドレインを別々に
形成している場合や、複雑な構造のバイポーラトランジ
スタの場合よりも工程数を極端に低減することができ
る。従って、製造コストを著しく低減することがでるの
で、安価な半導体素子を得ることができる。
モリセルトランジスタのＤＳＡ構造のドレイン拡散層10
とｐチャネルＭＯＳトランジスタのＤＳＡ構造のドレイ
ン拡散層12を同一のレジストパターン21，22を用いて同
時に形成している。しかも、ＮＰＮ型バイポーラトラン
ジスタはｐチャネルＭＯＳトランジスタのＤＳＡ構造の
ドレイン拡散層12ともなっているｎ+ 型拡散層12ｂ及び
ｐ+ 型拡散層12ａと、ｎウェル２及びｎ+ 型拡散層13と
から構成しており、ｐチャネルＭＯＳトランジスタを形
成する際、ＮＰＮ型バイポーラトランジスタも同時に形
成している。このため、従来のｐチャネルトランジスタ
とｎチャネルトランジスタのソース／ドレインを別々に
形成している場合や、複雑な構造のバイポーラトランジ
スタの場合よりも工程数を極端に低減することができ
る。従って、製造コストを著しく低減することがでるの
で、安価な半導体素子を得ることができる。
【００２２】ところで、フラッシュメモリのデコーダで
使用する際は、フラッシュメモリは書き込み時に高電圧
が必要で調圧を必要とする。この時、電源より高電圧を
印加すると、従来のＣＭＯＳでは、ソース／ドレイン拡
散層と基板との間は順方向にバイアスされて動作が不安
定になるので、従来では、図３（ａ）のＭ部に示す如
く、逆流防止用のトランジスタが必要であった。これに
対し、本発明では、図３（ｂ）、（ｃ）から判るよう
に、出力に容量分があり、バイポーラトランジスタがＯ
Ｎするとそれを充電し、電流駆動能力が高く急速に充電
することができる。そして、この状態で容量の他端電位
を上げると出力もそれに伴い電位上昇し、この時、バイ
ポーラトランジスタはエミッタ・ベース間が逆バイアス
となり、電流を流れないようにすることできるので、逆
流防止用トランジスタは設けないで済ませることができ
る。従って、昇圧回路を容易に形成することができる。
使用する際は、フラッシュメモリは書き込み時に高電圧
が必要で調圧を必要とする。この時、電源より高電圧を
印加すると、従来のＣＭＯＳでは、ソース／ドレイン拡
散層と基板との間は順方向にバイアスされて動作が不安
定になるので、従来では、図３（ａ）のＭ部に示す如
く、逆流防止用のトランジスタが必要であった。これに
対し、本発明では、図３（ｂ）、（ｃ）から判るよう
に、出力に容量分があり、バイポーラトランジスタがＯ
Ｎするとそれを充電し、電流駆動能力が高く急速に充電
することができる。そして、この状態で容量の他端電位
を上げると出力もそれに伴い電位上昇し、この時、バイ
ポーラトランジスタはエミッタ・ベース間が逆バイアス
となり、電流を流れないようにすることできるので、逆
流防止用トランジスタは設けないで済ませることができ
る。従って、昇圧回路を容易に形成することができる。
【００２３】なお、上記実施例１では、図４に示すよう
にＮＰＮバイポーラトタンジスタはＰチャネルＭＯＳト
ランジスタのＤＳＡ構造のドレイン拡散層12ともなって
いるｎ+ 型拡散層12ｂ及びｐ+ 型拡散層12ａと、ｎウェ
ル２及びｎ+ 型拡散層13とから構成し、ＰチャネルＭＯ
Ｓトランジスタを形成する際に同時に形成する場合につ
いて説明したが、本発明においては、図５の実施例２に
示す如く、ＮＰＮ型バイポーラトランジスタをコレクタ
となるｎウェル２内にベースとなるｐ+ 型拡散層12ｂを
形成し、このｐ+ 型拡散層12ｂ内にエミッタとなるエミ
ッタ電極引き出し用ｎ+ 型拡散層12ｂを形成し、ｐ+ 型
拡散層12ｂと隣接するようにベース電極引き出し用ｐ型
拡散層25を形成し、更にｎウェル２内にコレクタ電極引
き出し用ｎ+ 型拡散層13を形成して構成してもよい。こ
の形成方法は、実施例１でのゲート電極５を設けないで
ｐ型拡散層25を実施例１のソース拡散層11と対応させれ
ば全て実施例１と同様である。
にＮＰＮバイポーラトタンジスタはＰチャネルＭＯＳト
ランジスタのＤＳＡ構造のドレイン拡散層12ともなって
いるｎ+ 型拡散層12ｂ及びｐ+ 型拡散層12ａと、ｎウェ
ル２及びｎ+ 型拡散層13とから構成し、ＰチャネルＭＯ
Ｓトランジスタを形成する際に同時に形成する場合につ
いて説明したが、本発明においては、図５の実施例２に
示す如く、ＮＰＮ型バイポーラトランジスタをコレクタ
となるｎウェル２内にベースとなるｐ+ 型拡散層12ｂを
形成し、このｐ+ 型拡散層12ｂ内にエミッタとなるエミ
ッタ電極引き出し用ｎ+ 型拡散層12ｂを形成し、ｐ+ 型
拡散層12ｂと隣接するようにベース電極引き出し用ｐ型
拡散層25を形成し、更にｎウェル２内にコレクタ電極引
き出し用ｎ+ 型拡散層13を形成して構成してもよい。こ
の形成方法は、実施例１でのゲート電極５を設けないで
ｐ型拡散層25を実施例１のソース拡散層11と対応させれ
ば全て実施例１と同様である。
【００２４】上記実施例では、ソース拡散層11の形成を
ＤＳＡ構造形成後に行う場合について説明したが、本発
明はこれに限定されるものではなく、ｐ+ 型拡散層10
ａ，12ａを形成する際と同時に形成してもよいし、ｐ+
型拡散層10ａ，12ａ形成前に形成してもよい。
ＤＳＡ構造形成後に行う場合について説明したが、本発
明はこれに限定されるものではなく、ｐ+ 型拡散層10
ａ，12ａを形成する際と同時に形成してもよいし、ｐ+
型拡散層10ａ，12ａ形成前に形成してもよい。
【００２５】
【発明の効果】本発明によれば、工程数を減らして製造
コストを低減することができ、安価な半導体素子を得る
ことができるという効果がある。
コストを低減することができ、安価な半導体素子を得る
ことができるという効果がある。
【図１】本発明の実施例１に則した半導体装置の構造を
示す断面図である。
示す断面図である。
【図２】本発明の実施例１に則した半導体装置の製造方
法を説明する図である。
法を説明する図である。
【図３】本発明の半導体素子をフラッシュメモリのデコ
ーダに使用した場合の効果を説明する図である。
ーダに使用した場合の効果を説明する図である。
【図４】本発明の実施例１に則したｐチャネルトランジ
スタ部とＮＰＮバイポーラトランジスタ部の構造を示す
断面図及びその等価回路図である。
スタ部とＮＰＮバイポーラトランジスタ部の構造を示す
断面図及びその等価回路図である。
【図５】本発明の実施例２に則したバイポーラトランジ
スタの構造を示す断面図及びその等価回路図である。
スタの構造を示す断面図及びその等価回路図である。
【図６】従来例の半導体装置の製造方法を説明する図で
ある。
ある。
【図７】従来例の半導体装置の製造方法を説明する図で
ある。
ある。
１ 基板 ２ ｎウェル ３ フィールド酸化膜 ４ ゲート酸化膜 ５ ゲート電極 ６ フローティングゲート ７ コントロールゲート ８ 層間膜 ９ ソース拡散層 10 ドレイン拡散層 10ａ ｐ+ 型拡散層 10ｂ ｎ+ 型拡散層 11 ソース拡散層 12 ドレイン拡散層 12ａ ｐ+ 型拡散層 12ｂ ｎ+ 型拡散層 13 ｎ+ 型拡散層 14 層間拡散層 15 コンタクトホール 16 配線層 21 レジストパターン 21ａ 開口部 22 レジストパターン 22ａ 開口部 23 レジストパターン 23ａ 開口部 25 ｐ型拡散層
Claims (4)
- 【請求項１】 ノンドープ又は第１導電型の第１の半導
体領域（１）内に第２導電型の第２の半導体領域（２）
が形成され、該第１の半導体領域（１）内にトランジス
タを構成する第２導電型の第１のソース拡散層（９）と
ＤＳＡ構造の第１のドレイン拡散層（10）が形成され、
該第２の半導体領域（２）内にトランジスタを構成する
第１導電型の第２のソース拡散層（11）とＤＳＡ構造の
第２のドレイン拡散層（12）が形成され、該第２の半導
体領域（２）と該ＤＳＡ構造の第２のドレイン拡散層
（12）からバイポーラトランジスタが形成されてなるこ
とを特徴とする半導体装置。 - 【請求項２】 ノンドープ又は第１導電型の第１の半導
体領域（１）内に第２導電型の第２の半導体領域（２）
を形成する工程と、 次いで、同一のマスクパターン（21）を用いて該第１，
第２の半導体領域（１，２）内にＤＳＡ構造を構成する
第１導電型の第１の拡散層（10ａ，12ａ）を形成する工
程と、 次いで、同一のマスクパターン（22）を用いて該第１の
半導体領域（１）内に第２導電型のソース拡散層（９）
を形成するとともに、該第１の半導体領域（１）の該第
１の拡散層（10ａ）内に第２導電型の第２の拡散層（10
ｂ）を形成してＤＳＡ構造の第１のドレイン拡散層（1
0）を形成し、更に該第２の半導体領域（２）の該第１
の拡散層（12ａ）内に第２導電型の第２の拡散層（12
ｂ）を形成してＤＳＡ構造の第２のドレイン拡散層（1
2）を形成する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項３】 前記第２の半導体領域（２）の第１導電
型のソース拡散層（11）は、前記第１導電型の第１の拡
散層（10ａ，12ａ）の形成前に形成するか、又は同時に
形成するか、若しくは前記ＤＳＡ構造形成後に形成する
ことを特徴とする請求項２記載の半導体装置の製造方
法。 - 【請求項４】 エミッタ又はコレクタとなる第１導電型
の半導体領域（２）内にベースとなる第２導電型の第１
の拡散層（12ａ）が形成され、該第１の拡散層（12ａ）
内にコレクタ又はエミッタとなる第１導電型の第２の拡
散層（12ｂ）が形成され、該第１の拡散層（12ａ）と隣
接するようにベースとなる第２導電型の第３の拡散層
（25）が形成されてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27985792A JPH06132541A (ja) | 1992-10-19 | 1992-10-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27985792A JPH06132541A (ja) | 1992-10-19 | 1992-10-19 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132541A true JPH06132541A (ja) | 1994-05-13 |
Family
ID=17616914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27985792A Withdrawn JPH06132541A (ja) | 1992-10-19 | 1992-10-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132541A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877524A (en) * | 1995-06-15 | 1999-03-02 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device |
| CN115768111A (zh) * | 2023-01-09 | 2023-03-07 | 苏州贝克微电子股份有限公司 | 一种单层多晶硅存储器及其操作方法 |
-
1992
- 1992-10-19 JP JP27985792A patent/JPH06132541A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877524A (en) * | 1995-06-15 | 1999-03-02 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device |
| US6172397B1 (en) | 1995-06-15 | 2001-01-09 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device |
| DE19600544C2 (de) * | 1995-06-15 | 2001-12-13 | Mitsubishi Electric Corp | Nichtflüchtige Halbleiterspeichereinrichtungen mit einer p-Kanaltyp-Speicherzelle |
| CN115768111A (zh) * | 2023-01-09 | 2023-03-07 | 苏州贝克微电子股份有限公司 | 一种单层多晶硅存储器及其操作方法 |
| CN115768111B (zh) * | 2023-01-09 | 2023-04-14 | 苏州贝克微电子股份有限公司 | 一种单层多晶硅存储器及其操作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |