JPH06132813A - カウンタ回路 - Google Patents
カウンタ回路Info
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- JPH06132813A JPH06132813A JP27714692A JP27714692A JPH06132813A JP H06132813 A JPH06132813 A JP H06132813A JP 27714692 A JP27714692 A JP 27714692A JP 27714692 A JP27714692 A JP 27714692A JP H06132813 A JPH06132813 A JP H06132813A
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- stage
- clocked inverter
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- 101100203530 Caenorhabditis elegans stn-1 gene Proteins 0.000 description 4
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 4
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 素子数が少なく、ＩＣ化に好適な新規なカウ
ンタ回路を提供する。 【構成】 縦続接続される各々のビットステージを、ク
ロック信号の所定論理レベルに同期して高出力インピー
ダンスとなる各ステージ固有のクロックドインバータ
と、その出力データを反転することにより計数ビットデ
ータとするインバータと、前段に位置する全ステージの
計数ビットデータと該ステージ固有のクロックドインバ
ータの出力データとの論理積データを出力する第１のＡ
ＮＤゲートと、入力ビットデータをロード信号に同期し
て転送する第２のＡＮＤゲートと、該第１，第２のＡＮ
Ｄゲートを介して入力される論理積データと入力ビット
データ及び前段に位置する全ステージのクロックドイン
バータの出力データとの論理和データを該ステージ固有
のクロックドインバータに入力するＯＲゲートとを備え
る構成とした。
ンタ回路を提供する。 【構成】 縦続接続される各々のビットステージを、ク
ロック信号の所定論理レベルに同期して高出力インピー
ダンスとなる各ステージ固有のクロックドインバータ
と、その出力データを反転することにより計数ビットデ
ータとするインバータと、前段に位置する全ステージの
計数ビットデータと該ステージ固有のクロックドインバ
ータの出力データとの論理積データを出力する第１のＡ
ＮＤゲートと、入力ビットデータをロード信号に同期し
て転送する第２のＡＮＤゲートと、該第１，第２のＡＮ
Ｄゲートを介して入力される論理積データと入力ビット
データ及び前段に位置する全ステージのクロックドイン
バータの出力データとの論理和データを該ステージ固有
のクロックドインバータに入力するＯＲゲートとを備え
る構成とした。
Description
【０００１】
【産業上の利用分野】本発明は、素子数を少なくして小
型化を実現し、又、集積回路装置化に好適なカウンタ回
路に関する。
型化を実現し、又、集積回路装置化に好適なカウンタ回
路に関する。
【０００２】
【従来の技術】カウンタ回路は、集積回路装置（ＩＣ）
化などされて広く普及しており、電子回路技術の分野で
は極めて一般的な回路の一つである。
化などされて広く普及しており、電子回路技術の分野で
は極めて一般的な回路の一つである。
【０００３】従来、かかるカウンタ回路は、図４に示す
ような回路構成のものが一般的であった。即ち、図４は
１６進バイナリカウンタを一例として示すが、４ビット
のバイナリデータについての計数動作を行うために、一
定の規則性を有する回路構成を有し且つ縦続関係にある
４個のステージＳＴ１〜ＳＴ４を備えており、夫々のス
テージＳＴ１〜ＳＴ４は、１個ずつのＤ型フリップフロ
ップ（以下、ＤＦＦという）１〜４と、各々のＤＦＦ１
〜４のデータ入力接点Ｄの前段側に設けられたデコーダ
回路で構成されている。
ような回路構成のものが一般的であった。即ち、図４は
１６進バイナリカウンタを一例として示すが、４ビット
のバイナリデータについての計数動作を行うために、一
定の規則性を有する回路構成を有し且つ縦続関係にある
４個のステージＳＴ１〜ＳＴ４を備えており、夫々のス
テージＳＴ１〜ＳＴ４は、１個ずつのＤ型フリップフロ
ップ（以下、ＤＦＦという）１〜４と、各々のＤＦＦ１
〜４のデータ入力接点Ｄの前段側に設けられたデコーダ
回路で構成されている。
【０００４】第４ステージＳＴ４の回路構成を代表して
述べれば、まず、ＤＦＦ４は図５に示すように、４個の
ＮＡＮＤゲート５〜８と１個のインバータ９から成り、
ＮＡＮＤゲート５，６がデータ入力接点のデータＤをク
ロック信号φに同期してＮＡＮＤゲート７，８の各々の
一方の入力接点に転送すると共に、ＮＡＮＤゲート７の
他方の入力接点にＮＡＮＤゲート８の出力、ＮＡＮＤゲ
ート８の他方の入力接点にＮＡＮＤゲート７の出力が夫
々供給されるように配線され、ＮＡＮＤゲート７から非
反転ビットデータＱ、インバータ９から反転ビットデー
タＱB が出力される構成となっている。尚、ＤＦＦ１〜
３も同じ構成となっている。
述べれば、まず、ＤＦＦ４は図５に示すように、４個の
ＮＡＮＤゲート５〜８と１個のインバータ９から成り、
ＮＡＮＤゲート５，６がデータ入力接点のデータＤをク
ロック信号φに同期してＮＡＮＤゲート７，８の各々の
一方の入力接点に転送すると共に、ＮＡＮＤゲート７の
他方の入力接点にＮＡＮＤゲート８の出力、ＮＡＮＤゲ
ート８の他方の入力接点にＮＡＮＤゲート７の出力が夫
々供給されるように配線され、ＮＡＮＤゲート７から非
反転ビットデータＱ、インバータ９から反転ビットデー
タＱB が出力される構成となっている。尚、ＤＦＦ１〜
３も同じ構成となっている。
【０００５】デコーダ回路は、ビットデータＤ４をロー
ド信号ＬＤに同期してＯＲゲート１３へ転送するＮＡＮ
Ｄゲート１０と、ＤＦＦ４の非反転ビットデータＱ４を
ロード信号ＬＤに同期してＯＲゲート１３へ転送するＮ
ＡＮＤゲート１１と、前段に存在する第１〜第３ステー
ジＳＴ１〜ＳＴ３のＤＦＦ１〜ＤＦＦ３から出力される
全ての反転ビットデータＱB をインバータを介して入力
すると共にＤＦＦ４の反転ビットデータＱB を入力して
それらの論理積のビットデータをＯＲゲート１３へ転送
するＮＡＮＤゲート１２と、上記ＯＲゲート１３とによ
って構成されている。
ド信号ＬＤに同期してＯＲゲート１３へ転送するＮＡＮ
Ｄゲート１０と、ＤＦＦ４の非反転ビットデータＱ４を
ロード信号ＬＤに同期してＯＲゲート１３へ転送するＮ
ＡＮＤゲート１１と、前段に存在する第１〜第３ステー
ジＳＴ１〜ＳＴ３のＤＦＦ１〜ＤＦＦ３から出力される
全ての反転ビットデータＱB をインバータを介して入力
すると共にＤＦＦ４の反転ビットデータＱB を入力して
それらの論理積のビットデータをＯＲゲート１３へ転送
するＮＡＮＤゲート１２と、上記ＯＲゲート１３とによ
って構成されている。
【０００６】このように、他のステージＳＴ１〜ＳＴ３
も機能的に同様の構成を有し、前段側ステージに発生す
るビットデータをデコードして後段側のステージへ転送
するカスケード構成となっている。
も機能的に同様の構成を有し、前段側ステージに発生す
るビットデータをデコードして後段側のステージへ転送
するカスケード構成となっている。
【０００７】そして、外部から４ビットのデータＤ１〜
Ｄ４とロード信号ＬＤが印加されると、図６に示すよう
なタイミングで、夫々のデータＤ１〜Ｄ４をロード信号
ＬＤに同期してＤＦＦ１〜ＤＦＦ４にラッチした後、そ
れらの４ビットで現される２進数の値からクロック信号
φに同期してバイナリカウントを開始する。
Ｄ４とロード信号ＬＤが印加されると、図６に示すよう
なタイミングで、夫々のデータＤ１〜Ｄ４をロード信号
ＬＤに同期してＤＦＦ１〜ＤＦＦ４にラッチした後、そ
れらの４ビットで現される２進数の値からクロック信号
φに同期してバイナリカウントを開始する。
【０００８】
【発明が解決しようとする課題】ところで、このような
従来のカウンタ回路は、スタティク動作するフリップフ
ロップが適用されているために素子数が多くなり、回路
規模の縮小化及び消費電力の低減化が困難となり、特に
集積回路装置に適用したり内蔵する場合等において集積
効率が上がらないという問題があった。
従来のカウンタ回路は、スタティク動作するフリップフ
ロップが適用されているために素子数が多くなり、回路
規模の縮小化及び消費電力の低減化が困難となり、特に
集積回路装置に適用したり内蔵する場合等において集積
効率が上がらないという問題があった。
【０００９】本発明は、このような従来の問題点に鑑み
て成されたものであり、素子数を低減して小型化を実現
し、又、集積回路装置化に好適な新規な構成を有するカ
ウンタ回路を提供することを目的とする。
て成されたものであり、素子数を低減して小型化を実現
し、又、集積回路装置化に好適な新規な構成を有するカ
ウンタ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、縦続接続された複数のステージから
成るカウンタ回路を対象とし、初段ステージが、クッロ
クデータの所定論理レベルに同期して高出力インピーダ
ンスとなるクロックドインバータと、該クロックドイン
バータの出力データを反転することによって計数ビット
データとするインバータと、ロード信号に同期して初段
の入力ビットデータを転送するＡＮＤゲートと、該ＡＮ
Ｄゲート及び該インバータとの論理和データを該クロッ
クドインバータに入力するＯＲゲートを有しており、上
記初段ステージに対して順次に縦続接続される後段側の
上記各々のステージが、上記クロック信号の所定論理レ
ベルに同期して高出力インピーダンスとなるステージ固
有のクロックドインバータと、該クロックドインバータ
の出力データを反転することによって計数ビットデータ
とするインバータと、前段に位置する全ステージの全て
の計数ビットデータと該ステージ固有のクロックドイン
バータの出力データとの論理積データを出力する第１の
ＡＮＤゲートと、入力ビットデータをロード信号に同期
して入力ビットデータを転送する第２のＡＮＤゲート
と、該第１，第２のＡＮＤゲートを介して入力される論
理積データと入力ビットデータ及び前段に位置する全ス
テージのクロックドインバータの全ての出力データとの
論理和データを該ステージ固有のクロックドインバータ
に入力するＯＲゲートとを有する構成とした。
るために本発明は、縦続接続された複数のステージから
成るカウンタ回路を対象とし、初段ステージが、クッロ
クデータの所定論理レベルに同期して高出力インピーダ
ンスとなるクロックドインバータと、該クロックドイン
バータの出力データを反転することによって計数ビット
データとするインバータと、ロード信号に同期して初段
の入力ビットデータを転送するＡＮＤゲートと、該ＡＮ
Ｄゲート及び該インバータとの論理和データを該クロッ
クドインバータに入力するＯＲゲートを有しており、上
記初段ステージに対して順次に縦続接続される後段側の
上記各々のステージが、上記クロック信号の所定論理レ
ベルに同期して高出力インピーダンスとなるステージ固
有のクロックドインバータと、該クロックドインバータ
の出力データを反転することによって計数ビットデータ
とするインバータと、前段に位置する全ステージの全て
の計数ビットデータと該ステージ固有のクロックドイン
バータの出力データとの論理積データを出力する第１の
ＡＮＤゲートと、入力ビットデータをロード信号に同期
して入力ビットデータを転送する第２のＡＮＤゲート
と、該第１，第２のＡＮＤゲートを介して入力される論
理積データと入力ビットデータ及び前段に位置する全ス
テージのクロックドインバータの全ての出力データとの
論理和データを該ステージ固有のクロックドインバータ
に入力するＯＲゲートとを有する構成とした。
【００１１】
【作用】このような構成を有する本発明のカウンタ回路
によれば、上記初段ステージに設けられたクロックドイ
ンバータとＯＲゲートがクロック信号に同期してデータ
をラッチすると共にそのラッチデータを反転して再度ラ
ッチする動作を繰り返すフリップフロップの機能を発揮
し、上記初段ステージに対して順次に縦続接続される後
段側の上記各々のステージに設けられているクロックド
インバータとＯＲゲート及び第１のＡＮＤゲートが上記
クロック信号及び前段側の全ステージから転送されてく
るデータとによるデコードデータをラッチすると共にそ
のラッチデータを反転して再度ラッチする動作を繰り返
すフリップフロップの機能を発揮するので、上記クロッ
ク信号に同期してバイナリの計数動作を行うカウンタ回
路が実現される。
によれば、上記初段ステージに設けられたクロックドイ
ンバータとＯＲゲートがクロック信号に同期してデータ
をラッチすると共にそのラッチデータを反転して再度ラ
ッチする動作を繰り返すフリップフロップの機能を発揮
し、上記初段ステージに対して順次に縦続接続される後
段側の上記各々のステージに設けられているクロックド
インバータとＯＲゲート及び第１のＡＮＤゲートが上記
クロック信号及び前段側の全ステージから転送されてく
るデータとによるデコードデータをラッチすると共にそ
のラッチデータを反転して再度ラッチする動作を繰り返
すフリップフロップの機能を発揮するので、上記クロッ
ク信号に同期してバイナリの計数動作を行うカウンタ回
路が実現される。
【００１２】
【実施例】以下、本発明の一実施例を図面と共に説明す
る。まず、図１に基いて回路構成を説明する。尚、同図
は任意のｎビットバイナリカウンタであり、その内の上
位４ビット分の４ステージＳＴ１〜ＳＴ４の回路構成を
詳細に示し、最終段のステージＳＴｎを一般的な表現で
示している。更に、このカウンタ回路はＣＭＯＳプロセ
スによって形成されている。
る。まず、図１に基いて回路構成を説明する。尚、同図
は任意のｎビットバイナリカウンタであり、その内の上
位４ビット分の４ステージＳＴ１〜ＳＴ４の回路構成を
詳細に示し、最終段のステージＳＴｎを一般的な表現で
示している。更に、このカウンタ回路はＣＭＯＳプロセ
スによって形成されている。
【００１３】まず、初段のステージＳＴ１の回路構成を
述べると、クロックドインバータ２０a の出力接点がイ
ンバータ２１a の入力接点に接続し、インバータ２１a
の出力接点がステージＳＴ１の出力端子２２a に接続し
ている。ＯＲゲート２３a の入力接点には、クロックド
インバータ２０a とＡＮＤゲート２４a の両出力接点が
接続され、その出力接点がクロックドインバータ２０a
の入力接点に接続されている。ＡＮＤゲート２３a の入
力接点には、１ビットのデータ入力端子２５aとロード
端子２６が接続され、ロード端子２６のロード信号ＬＤ
が論理“Ｈ”のときにデータ入力端子２５a のビットデ
ータＤ１がＯＲゲート２３a に転送される。
述べると、クロックドインバータ２０a の出力接点がイ
ンバータ２１a の入力接点に接続し、インバータ２１a
の出力接点がステージＳＴ１の出力端子２２a に接続し
ている。ＯＲゲート２３a の入力接点には、クロックド
インバータ２０a とＡＮＤゲート２４a の両出力接点が
接続され、その出力接点がクロックドインバータ２０a
の入力接点に接続されている。ＡＮＤゲート２３a の入
力接点には、１ビットのデータ入力端子２５aとロード
端子２６が接続され、ロード端子２６のロード信号ＬＤ
が論理“Ｈ”のときにデータ入力端子２５a のビットデ
ータＤ１がＯＲゲート２３a に転送される。
【００１４】ここで、クロックドインバータ２０a は図
２（ａ）に示すように、ＰチャンネルのＭＯＳＦＥＴ２
７，２８のドレイン・ソース間とＮチャンネルのＭＯＳ
ＦＥＴ２９，３０のドレイン・ソース間が電源Ｖccとグ
ランド端子間に直列に接続され、ＭＯＳＦＥＴ２８，２
９のゲート接点が共通に接続された構成を有し、クロッ
ク信号φA がＭＯＳＦＥＴ２７のゲート接点、クロック
信号φB がＭＯＳＦＥＴ３０のゲート接点に夫々印加さ
れると共に、ＭＯＳＦＥＴ２８，２９のゲート接点に入
力データが印加され、ＭＯＳＦＥＴ２８，２９の共通ノ
ードに出力データが発生するようになっている。ここ
で、クロック信号φA ，φB は、相互に位相が１８０°
異なる２相クロック信号であり、図２（ｂ）の真理値表
に示すように、クロック信号φA が論理“Ｈ”、クロッ
ク信号φB が論理“Ｌ”となるときは、ＭＯＳＦＥＴ２
７，３０が同時にオフ状態となるので、高出力インピー
ダンス状態（解放状態）となり、逆に、クロック信号φ
A が論理“Ｌ”、クロック信号φB が論理“Ｈ”となる
ときは、ＭＯＳＦＥＴ２７，３０が同時にオン状態とな
るので、クロックドインバータ２０a は通常のインバー
タと同じ動作状態となって、入力データの反転データを
出力する。
２（ａ）に示すように、ＰチャンネルのＭＯＳＦＥＴ２
７，２８のドレイン・ソース間とＮチャンネルのＭＯＳ
ＦＥＴ２９，３０のドレイン・ソース間が電源Ｖccとグ
ランド端子間に直列に接続され、ＭＯＳＦＥＴ２８，２
９のゲート接点が共通に接続された構成を有し、クロッ
ク信号φA がＭＯＳＦＥＴ２７のゲート接点、クロック
信号φB がＭＯＳＦＥＴ３０のゲート接点に夫々印加さ
れると共に、ＭＯＳＦＥＴ２８，２９のゲート接点に入
力データが印加され、ＭＯＳＦＥＴ２８，２９の共通ノ
ードに出力データが発生するようになっている。ここ
で、クロック信号φA ，φB は、相互に位相が１８０°
異なる２相クロック信号であり、図２（ｂ）の真理値表
に示すように、クロック信号φA が論理“Ｈ”、クロッ
ク信号φB が論理“Ｌ”となるときは、ＭＯＳＦＥＴ２
７，３０が同時にオフ状態となるので、高出力インピー
ダンス状態（解放状態）となり、逆に、クロック信号φ
A が論理“Ｌ”、クロック信号φB が論理“Ｈ”となる
ときは、ＭＯＳＦＥＴ２７，３０が同時にオン状態とな
るので、クロックドインバータ２０a は通常のインバー
タと同じ動作状態となって、入力データの反転データを
出力する。
【００１５】そして、クロックドインバータ２０a とＯ
Ｒゲート２３a が帰還ループを構成してデータの保持機
能を発揮する。即ち、クロック信号φA が論理“Ｌ”、
クロック信号φB が論理“Ｈ”となると、ＭＯＳＦＥＴ
２７，３０が同時にオン状態となってクロックドインバ
ータ２０a がＯＲゲート２３a からの出力の反転データ
を出力し、逆に、クロック信号φA が論理“Ｈ”、クロ
ック信号φB が論理“Ｌ”となると、ＭＯＳＦＥＴ２
７，３０が同時にオフ状態となってクロックドインバー
タ２０a の入出力間が遮断状態となるので、クロックド
インバータ２０aの出力側の配線等の付線容量に反転デ
ータが電荷蓄積によって保持される。したがって、クロ
ック信号φA ，φB の論理反転に同期して、クロックド
インバータ２０a がＯＲゲート２３a からの出力の反転
データを出力することとなり、出力端子２２a にバイナ
リカウントによる１ビット出力Ｑ１が発生する。又、Ａ
ＮＤゲート２４a を介してＯＲゲート２３a にビットデ
ータＤ１が入力されると、クロック信号φA が論理
“Ｌ”、クロック信号φB が論理“Ｈ”となるのに同期
して、クロックドインバータ２０a とＯＲゲート２３a
から成る帰還ループに取り込まれる。
Ｒゲート２３a が帰還ループを構成してデータの保持機
能を発揮する。即ち、クロック信号φA が論理“Ｌ”、
クロック信号φB が論理“Ｈ”となると、ＭＯＳＦＥＴ
２７，３０が同時にオン状態となってクロックドインバ
ータ２０a がＯＲゲート２３a からの出力の反転データ
を出力し、逆に、クロック信号φA が論理“Ｈ”、クロ
ック信号φB が論理“Ｌ”となると、ＭＯＳＦＥＴ２
７，３０が同時にオフ状態となってクロックドインバー
タ２０a の入出力間が遮断状態となるので、クロックド
インバータ２０aの出力側の配線等の付線容量に反転デ
ータが電荷蓄積によって保持される。したがって、クロ
ック信号φA ，φB の論理反転に同期して、クロックド
インバータ２０a がＯＲゲート２３a からの出力の反転
データを出力することとなり、出力端子２２a にバイナ
リカウントによる１ビット出力Ｑ１が発生する。又、Ａ
ＮＤゲート２４a を介してＯＲゲート２３a にビットデ
ータＤ１が入力されると、クロック信号φA が論理
“Ｌ”、クロック信号φB が論理“Ｈ”となるのに同期
して、クロックドインバータ２０a とＯＲゲート２３a
から成る帰還ループに取り込まれる。
【００１６】次に、次段のステージＳＴ２の構成を説明
すると、クロックドインバータ２０b の出力接点がイン
バータ２１b の入力接点に接続し、インバータ２１b の
出力接点がステージＳＴ２の出力端子２２b に接続して
いる。ＡＮＤゲート３１の入力接点には、クロックドイ
ンバータ２０b の出力接点と前段ステージＳＴ１のイン
バータ２１a の出力接点が接続され、その出力接点がＯ
Ｒゲート２３b の一つの入力接点に接続されている。更
に、ＯＲゲート２３b の他の入力接点は、前段ステージ
ＳＴ１のクロックドインバータ２１a の出力接点とＡＮ
Ｄゲート２４bの出力接点が接続され、ＯＲゲート２３b
の出力接点がクロックドインバータ２０b の入力接点
に接続されている。ＡＮＤゲート２３a の入力接点に
は、１ビットのデータ入力端子２５b とロード端子２６
が接続され、ロード端子２６のロード信号ＬＤが論理
“Ｈ”のときにデータ入力端子２５b のビットデータＤ
２がＯＲゲート２３b に転送される。
すると、クロックドインバータ２０b の出力接点がイン
バータ２１b の入力接点に接続し、インバータ２１b の
出力接点がステージＳＴ２の出力端子２２b に接続して
いる。ＡＮＤゲート３１の入力接点には、クロックドイ
ンバータ２０b の出力接点と前段ステージＳＴ１のイン
バータ２１a の出力接点が接続され、その出力接点がＯ
Ｒゲート２３b の一つの入力接点に接続されている。更
に、ＯＲゲート２３b の他の入力接点は、前段ステージ
ＳＴ１のクロックドインバータ２１a の出力接点とＡＮ
Ｄゲート２４bの出力接点が接続され、ＯＲゲート２３b
の出力接点がクロックドインバータ２０b の入力接点
に接続されている。ＡＮＤゲート２３a の入力接点に
は、１ビットのデータ入力端子２５b とロード端子２６
が接続され、ロード端子２６のロード信号ＬＤが論理
“Ｈ”のときにデータ入力端子２５b のビットデータＤ
２がＯＲゲート２３b に転送される。
【００１７】ここで、クロックドインバータ２０b はク
ロックドインバータ２０a と同等の構成及び機能を有す
る。そして、ＡＮＤゲート３１とＯＲゲート２３b 及び
クロックドインバータ２０b が帰還ループを構成してデ
ータの保持機能を発揮する。即ち、クロック信号φA が
論理“Ｌ”、クロック信号φB が論理“Ｈ”となると、
クロックドインバータ２０b がＯＲゲート２３b からの
出力の反転データを出力し、逆に、クロック信号φA が
論理“Ｈ”、クロック信号φB が論理“Ｌ”となると、
クロックドインバータ２０b の入出力間が遮断状態とな
るので、クロックドインバータ２０b の出力側の配線等
の付線容量に反転データが電荷蓄積によって保持され
る。更に、ＯＲゲート２３b には、ＡＮＤゲート３１を
介して初段ステージＳＴ１のインバータ２１a の出力
と、クロックドインバータ２０a とのデコードの出力が
供給されるので、初段ステージＳＴ１のキャリーデータ
が入力されることとなる。したがって、クロック信号φ
A ，φB の論理反転に同期して、クロックドインバータ
２０b がＯＲゲート２３b からの出力の反転データを出
力することにより、出力端子２２b にバイナリカウント
による１ビットの計数データＱ２が発生する。更に、Ａ
ＮＤゲート２４b を介してＯＲゲート２３b にビットデ
ータＤ２が入力されると、クロック信号φA が論理
“Ｌ”、クロック信号φB が論理“Ｈ”となるのに同期
して帰還ループに取り込まれる。
ロックドインバータ２０a と同等の構成及び機能を有す
る。そして、ＡＮＤゲート３１とＯＲゲート２３b 及び
クロックドインバータ２０b が帰還ループを構成してデ
ータの保持機能を発揮する。即ち、クロック信号φA が
論理“Ｌ”、クロック信号φB が論理“Ｈ”となると、
クロックドインバータ２０b がＯＲゲート２３b からの
出力の反転データを出力し、逆に、クロック信号φA が
論理“Ｈ”、クロック信号φB が論理“Ｌ”となると、
クロックドインバータ２０b の入出力間が遮断状態とな
るので、クロックドインバータ２０b の出力側の配線等
の付線容量に反転データが電荷蓄積によって保持され
る。更に、ＯＲゲート２３b には、ＡＮＤゲート３１を
介して初段ステージＳＴ１のインバータ２１a の出力
と、クロックドインバータ２０a とのデコードの出力が
供給されるので、初段ステージＳＴ１のキャリーデータ
が入力されることとなる。したがって、クロック信号φ
A ，φB の論理反転に同期して、クロックドインバータ
２０b がＯＲゲート２３b からの出力の反転データを出
力することにより、出力端子２２b にバイナリカウント
による１ビットの計数データＱ２が発生する。更に、Ａ
ＮＤゲート２４b を介してＯＲゲート２３b にビットデ
ータＤ２が入力されると、クロック信号φA が論理
“Ｌ”、クロック信号φB が論理“Ｈ”となるのに同期
して帰還ループに取り込まれる。
【００１８】次に、第３段目以降のステージＳＴ３〜Ｓ
Ｔｎの構成を説明する。これら各々のステージの構成は
基本的に第２段目のステージＳＴ２と同様であり、最終
段のステージＳＴｎを代表して述べると、図２（ａ）と
同様の構成から成るクロックドインバータ２０n の出力
接点がＡＮＤゲート３１n の一つの入力接点に接続され
ると共に、ＡＮＤゲート３１n の残余のｎ−１個の入力
接点群αには、初段ステージＳＴ１から前段ステージ〜
ＳＴn-1 までの全てのビット出力Ｑ１〜Ｑn-1が入力さ
れるように配線され、ＡＮＤゲート３１n の出力接点が
ＯＲゲート２３n の一つの入力接点に接続されている。
更に、ＯＲゲート２３n の他の入力接点には、ロード端
子２６のロード信号ＬＤとデータ入力端子２５n のビッ
トデータＤｎとの論理積結果を出力するＡＮＤゲート２
４n の出力接点が接続されると共に、残余のｎ−１個の
入力接点群βは、初段ステージＳＴ１から前段ステージ
ＳＴn-1 までのクロックドインバータ２０a 〜２０n-1
の全ての出力接点が接続されている。そして、クロック
ドインバータ２０n の出力データがインバータ２１n を
介して出力端子２２n に出力される。
Ｔｎの構成を説明する。これら各々のステージの構成は
基本的に第２段目のステージＳＴ２と同様であり、最終
段のステージＳＴｎを代表して述べると、図２（ａ）と
同様の構成から成るクロックドインバータ２０n の出力
接点がＡＮＤゲート３１n の一つの入力接点に接続され
ると共に、ＡＮＤゲート３１n の残余のｎ−１個の入力
接点群αには、初段ステージＳＴ１から前段ステージ〜
ＳＴn-1 までの全てのビット出力Ｑ１〜Ｑn-1が入力さ
れるように配線され、ＡＮＤゲート３１n の出力接点が
ＯＲゲート２３n の一つの入力接点に接続されている。
更に、ＯＲゲート２３n の他の入力接点には、ロード端
子２６のロード信号ＬＤとデータ入力端子２５n のビッ
トデータＤｎとの論理積結果を出力するＡＮＤゲート２
４n の出力接点が接続されると共に、残余のｎ−１個の
入力接点群βは、初段ステージＳＴ１から前段ステージ
ＳＴn-1 までのクロックドインバータ２０a 〜２０n-1
の全ての出力接点が接続されている。そして、クロック
ドインバータ２０n の出力データがインバータ２１n を
介して出力端子２２n に出力される。
【００１９】したがって、ＡＮＤゲート３１n とＯＲゲ
ート２３n 及びクロックドインバータ２１n によってデ
ータを保持するための帰還ループが構成されている。即
ち、クロック信号φA が論理“Ｌ”、クロック信号φB
が論理“Ｈ”となると、クロックドインバータ２０n が
ＯＲゲート２３n からの出力の反転データを出力し、逆
に、クロック信号φA が論理“Ｈ”、クロック信号φB
が論理“Ｌ”となると、クロックドインバータ２０n の
入出力間が遮断状態となるので、クロックドインバータ
２０n の出力側の配線等の付線容量に反転データが電荷
蓄積によって保持される。更に、ＯＲゲート２３n に
は、ＡＮＤゲート３１n を介して前段ステージＳＴ１〜
ＳＴn-1 のインバータ２１a 〜２１n-1 の全ての出力
と、クロックドインバータ２０a 〜２０n-1 の全ての出
力がデコードされて供給されるので、初段ステージＳＴ
１〜ＳＴn-1 の履歴であるキャリーデータが入力される
こととなる。したがって、クロック信号φA ，φB の論
理反転に同期して、クロックドインバータ２０n がＯＲ
ゲート２３n からの出力の反転データを出力することに
より、出力端子２２n にバイナリカウントによる１ビッ
ト出力Ｑｎが発生する。更に、ＡＮＤゲート２４n を介
してＯＲゲート２３n にビットデータＤｎが入力される
と、クロック信号φA が論理“Ｌ”、クロック信号φB
が論理“Ｈ”となるのに同期して帰還ループに取り込ま
れる。
ート２３n 及びクロックドインバータ２１n によってデ
ータを保持するための帰還ループが構成されている。即
ち、クロック信号φA が論理“Ｌ”、クロック信号φB
が論理“Ｈ”となると、クロックドインバータ２０n が
ＯＲゲート２３n からの出力の反転データを出力し、逆
に、クロック信号φA が論理“Ｈ”、クロック信号φB
が論理“Ｌ”となると、クロックドインバータ２０n の
入出力間が遮断状態となるので、クロックドインバータ
２０n の出力側の配線等の付線容量に反転データが電荷
蓄積によって保持される。更に、ＯＲゲート２３n に
は、ＡＮＤゲート３１n を介して前段ステージＳＴ１〜
ＳＴn-1 のインバータ２１a 〜２１n-1 の全ての出力
と、クロックドインバータ２０a 〜２０n-1 の全ての出
力がデコードされて供給されるので、初段ステージＳＴ
１〜ＳＴn-1 の履歴であるキャリーデータが入力される
こととなる。したがって、クロック信号φA ，φB の論
理反転に同期して、クロックドインバータ２０n がＯＲ
ゲート２３n からの出力の反転データを出力することに
より、出力端子２２n にバイナリカウントによる１ビッ
ト出力Ｑｎが発生する。更に、ＡＮＤゲート２４n を介
してＯＲゲート２３n にビットデータＤｎが入力される
と、クロック信号φA が論理“Ｌ”、クロック信号φB
が論理“Ｈ”となるのに同期して帰還ループに取り込ま
れる。
【００２０】次に、かかる構成を有する実施例の動作を
図３に基いて説明する。まず、各ステージのクロックド
インバータ２０a 〜２０n に印加される２相クロック信
号φA ，φB は、計数周期を設定する所定周波数の矩形
データであり、一方のクロック信号φA をインバータ等
によって反転することによってクロック信号φB が形成
される。ある期間にロード信号ＬＤが論理“Ｈ”となる
と、その期間内のある時点ｔ１においてクロック信号φ
A が論理“Ｌ”、クロック信号φB が論理“Ｈ”に反転
するのに同期して、各ステージの入力端子２５a 〜２５
n のビットデータＤ１〜ＤｎがＡＮＤゲート２４a 〜２
４n を介してＯＲゲート２３a 〜２３nに入力され、各
々の帰還ループに保持される。
図３に基いて説明する。まず、各ステージのクロックド
インバータ２０a 〜２０n に印加される２相クロック信
号φA ，φB は、計数周期を設定する所定周波数の矩形
データであり、一方のクロック信号φA をインバータ等
によって反転することによってクロック信号φB が形成
される。ある期間にロード信号ＬＤが論理“Ｈ”となる
と、その期間内のある時点ｔ１においてクロック信号φ
A が論理“Ｌ”、クロック信号φB が論理“Ｈ”に反転
するのに同期して、各ステージの入力端子２５a 〜２５
n のビットデータＤ１〜ＤｎがＡＮＤゲート２４a 〜２
４n を介してＯＲゲート２３a 〜２３nに入力され、各
々の帰還ループに保持される。
【００２１】例えば、全てのビットデータＤ１〜Ｄｎが
論理“Ｌ”、即ち２進数の０であれば、各々の帰還ルー
プのクロックドインバータ２０a 〜２０n の出力は全て
論理“Ｈ”となり、出力端子２２a 〜２２n の出力Ｑ１
〜Ｑｎは全て論理“Ｌ”となる。
論理“Ｌ”、即ち２進数の０であれば、各々の帰還ルー
プのクロックドインバータ２０a 〜２０n の出力は全て
論理“Ｈ”となり、出力端子２２a 〜２２n の出力Ｑ１
〜Ｑｎは全て論理“Ｌ”となる。
【００２２】次に、２相クロック信号φA ，φB が図示
のように反転を繰り返すと、クロック信号φA が論理
“Ｌ”、クロック信号φB が論理“Ｈ”に反転するのに
同期して、初段ステージＳＴ１の出力Ｑ１の論理が交互
に反転し、第２段目ステージＳＴ２の出力Ｑ２の論理が
出力Ｑ１の立下がりエッジに同期して交互に反転し、第
３段目ステージＳＴ３の出力Ｑ３の論理が出力Ｑ２の立
下がりエッジに同期して交互に反転し、以降のステージ
の出力Ｑ４〜Ｑｎも同様に前段ステージの出力の立下が
りエッジに同期して交互に反転を繰り返す。
のように反転を繰り返すと、クロック信号φA が論理
“Ｌ”、クロック信号φB が論理“Ｈ”に反転するのに
同期して、初段ステージＳＴ１の出力Ｑ１の論理が交互
に反転し、第２段目ステージＳＴ２の出力Ｑ２の論理が
出力Ｑ１の立下がりエッジに同期して交互に反転し、第
３段目ステージＳＴ３の出力Ｑ３の論理が出力Ｑ２の立
下がりエッジに同期して交互に反転し、以降のステージ
の出力Ｑ４〜Ｑｎも同様に前段ステージの出力の立下が
りエッジに同期して交互に反転を繰り返す。
【００２３】したがって、ロード信号ＬＤに同期してバ
イナリデータＤ１〜Ｄｎをプリセットし、このプリセッ
トされたバイナリデータＤ１〜Ｄｎで現される２進数か
らバイナリの計数動作を行う。
イナリデータＤ１〜Ｄｎをプリセットし、このプリセッ
トされたバイナリデータＤ１〜Ｄｎで現される２進数か
らバイナリの計数動作を行う。
【００２４】このように、この実施例によれば、各々の
ステージに設けられるデータ保持用の帰還ループにクロ
ックドインバータを適用したので、従来のスタティク動
作するフリップフロップを適用した場合よりも素子数が
大幅に少なくなると共に、回路規模の縮小化及び消費電
力の低減化が図れる。
ステージに設けられるデータ保持用の帰還ループにクロ
ックドインバータを適用したので、従来のスタティク動
作するフリップフロップを適用した場合よりも素子数が
大幅に少なくなると共に、回路規模の縮小化及び消費電
力の低減化が図れる。
【００２５】
【発明の効果】以上説明したように本発明によれば、初
段ステージに設けられたクロックドインバータとＯＲゲ
ートがクロック信号に同期してデータをラッチすると共
にそのラッチデータを反転して再度ラッチする動作を繰
り返すフリップフロップの機能を発揮し、更に初段ステ
ージに対して順次に縦続接続される後段側の各々のステ
ージに設けられているクロックドインバータとＯＲゲー
ト及び第１のＡＮＤゲートが上記クロック信号及び前段
側の全ステージから転送されてくるデータとによるデコ
ードデータをラッチすると共にそのラッチデータを反転
して再度ラッチする動作を繰り返すフリップフロップの
機能を発揮するので、クロック信号に同期してバイナリ
の計数動作を行うカウンタ回路が実現される。
段ステージに設けられたクロックドインバータとＯＲゲ
ートがクロック信号に同期してデータをラッチすると共
にそのラッチデータを反転して再度ラッチする動作を繰
り返すフリップフロップの機能を発揮し、更に初段ステ
ージに対して順次に縦続接続される後段側の各々のステ
ージに設けられているクロックドインバータとＯＲゲー
ト及び第１のＡＮＤゲートが上記クロック信号及び前段
側の全ステージから転送されてくるデータとによるデコ
ードデータをラッチすると共にそのラッチデータを反転
して再度ラッチする動作を繰り返すフリップフロップの
機能を発揮するので、クロック信号に同期してバイナリ
の計数動作を行うカウンタ回路が実現される。
【００２６】そして、各々のステージに設けられるデー
タ保持用の帰還ループにクロックドインバータを適用し
たので、従来のスタティク動作するフリップフロップを
適用した場合よりも素子数が大幅に少なくなると共に、
回路規模の縮小化及び消費電力の低減化が図れる。特
に、かかる回路構成によるカウンタ回路は、半導体集積
回路の製造技術における所謂レイアウトルールによって
設計すると、素子数の低減化による効果によって、集積
効率の向上を図ることができるので、集積回路装置化に
好適な新規な構成を有するカウンタ回路を提供すること
ができる。
タ保持用の帰還ループにクロックドインバータを適用し
たので、従来のスタティク動作するフリップフロップを
適用した場合よりも素子数が大幅に少なくなると共に、
回路規模の縮小化及び消費電力の低減化が図れる。特
に、かかる回路構成によるカウンタ回路は、半導体集積
回路の製造技術における所謂レイアウトルールによって
設計すると、素子数の低減化による効果によって、集積
効率の向上を図ることができるので、集積回路装置化に
好適な新規な構成を有するカウンタ回路を提供すること
ができる。
【図１】本発明の一実施例の構成を示す回路図である。
【図２】図１中のクロックドインバータの構成及び動作
を説明する為の説明図である。
を説明する為の説明図である。
【図３】一実施例の動作例を説明するためのタイミング
チャートである。
チャートである。
【図４】従来のカウンタ回路の構成例を示す回路図であ
る。
る。
【図５】図４中のフリップフロップの構成を詳細に示す
回路図である。
回路図である。
【図６】従来のカウンタ回路の動作例を説明するための
タイミングチャートである。
タイミングチャートである。
ＳＴ１〜ＳＴｎ…ステージ、２０a 〜２０n …クロック
ドインバータ、２１a〜２１n …インバータ、２２a 〜
２２n …出力端子、２３a 〜２３n …ＯＲゲート、２４
a 〜２４n …ＡＮＤゲート、２５a 〜２５n …入力端
子、３１b 〜３１n …ＡＮＤゲート、２７，２８…Ｐチ
ャンネルＭＯＳＦＥＴ、２９，３０…ＮチャンネルＭＯ
ＳＦＥＴ。
ドインバータ、２１a〜２１n …インバータ、２２a 〜
２２n …出力端子、２３a 〜２３n …ＯＲゲート、２４
a 〜２４n …ＡＮＤゲート、２５a 〜２５n …入力端
子、３１b 〜３１n …ＡＮＤゲート、２７，２８…Ｐチ
ャンネルＭＯＳＦＥＴ、２９，３０…ＮチャンネルＭＯ
ＳＦＥＴ。
Claims (1)
- 【請求項１】 縦続接続された複数のステージから成
り、 初段ステージが、クロックデータの所定論理レベルに同
期して高出力インピーダンスとなるクロックドインバー
タと、該クロックドインバータの出力データを反転する
ことによって計数ビットデータとするインバータと、ロ
ード信号に同期して初段の入力ビットデータを転送する
ＡＮＤゲートと、該ＡＮＤゲート及び該インバータとの
論理和データを該クロックドインバータに入力するＯＲ
ゲートを有し、 上記初段ステージに対して順次に縦続接続される後段側
の上記各々のステージが、上記クロック信号の所定論理
レベルに同期して高出力インピーダンスとなるステージ
固有のクロックドインバータと、該クロックドインバー
タの出力データを反転することによって計数ビットデー
タとするインバータと、前段に位置する全ステージの全
ての計数ビットデータと該ステージ固有のクロックドイ
ンバータの出力データとの論理積データを出力する第１
のＡＮＤゲートと、入力ビットデータをロード信号に同
期して入力ビットデータを転送する第２のＡＮＤゲート
と、該第１，第２のＡＮＤゲートを介して入力される論
理積データと入力ビットデータ及び前段に位置する全ス
テージのクロックドインバータの全ての出力データとの
論理和データを該ステージ固有のクロックドインバータ
に入力するＯＲゲートとを有することを特徴とするカウ
ンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27714692A JPH06132813A (ja) | 1992-10-15 | 1992-10-15 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27714692A JPH06132813A (ja) | 1992-10-15 | 1992-10-15 | カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132813A true JPH06132813A (ja) | 1994-05-13 |
Family
ID=17579443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27714692A Pending JPH06132813A (ja) | 1992-10-15 | 1992-10-15 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132813A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030032180A (ko) * | 2001-10-16 | 2003-04-26 | 삼성전자주식회사 | 카운팅 스피드를 개선시킨 카운터 |
-
1992
- 1992-10-15 JP JP27714692A patent/JPH06132813A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030032180A (ko) * | 2001-10-16 | 2003-04-26 | 삼성전자주식회사 | 카운팅 스피드를 개선시킨 카운터 |
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