JPS5914930B2 - プログラマブルカウンタ - Google Patents
プログラマブルカウンタInfo
- Publication number
- JPS5914930B2 JPS5914930B2 JP51048045A JP4804576A JPS5914930B2 JP S5914930 B2 JPS5914930 B2 JP S5914930B2 JP 51048045 A JP51048045 A JP 51048045A JP 4804576 A JP4804576 A JP 4804576A JP S5914930 B2 JPS5914930 B2 JP S5914930B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- data
- bit shift
- shift register
- unit bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
Landscapes
- Logic Circuits (AREA)
- Measurement Of Velocity Or Position Using Acoustic Or Ultrasonic Waves (AREA)
Description
【発明の詳細な説明】
本発明はプログラム入力によってカウント進数を任意に
選択可能とするプログラマブルカウンタに関するもので
ある。
選択可能とするプログラマブルカウンタに関するもので
ある。
従来、ＰＬＬ（位相同期回路）のように高速動作を行な
う回路に使用されているプログラマブルカウンタとして
は、第１図に示すようにＤ型フリップフロップ回路１を
結合したバイナリカウンタが最も一般的であった。
う回路に使用されているプログラマブルカウンタとして
は、第１図に示すようにＤ型フリップフロップ回路１を
結合したバイナリカウンタが最も一般的であった。
ここで示したカウンタは８進カウンタであり、第２図は
Ｄ型フリップフロップ１のロジック図、第３図は１ビツ
トシフトレジスタ２のロジック図である。
Ｄ型フリップフロップ１のロジック図、第３図は１ビツ
トシフトレジスタ２のロジック図である。
いま、このカウンタを６進カウンタとして動作させるた
め、カウント進数ＮをＮ＝６、つまりプログラム人力Ｐ
。
め、カウント進数ＮをＮ＝６、つまりプログラム人力Ｐ
。
−〇、Ｐ１＝１、Ｐ２−１とプログラムしたとする。
するとプリセット信号Ｐｒｅｓｅｔ＝０となり、プログ
ラム人力Ｐ。
ラム人力Ｐ。
、Ｐｌ、Ｐ２は各フリップフロップ１にプログラムされ
、カウント内容（Ｃｏｕｎｔ ）は＋１６ Ｉ＋となる
。
、カウント内容（Ｃｏｕｎｔ ）は＋１６ Ｉ＋となる
。
次のクロック信号ＣＰｏのタイミングでＰｒｅｓｅｔ
＝ １となってもカウントは６″のままで、更に次のク
ロック信号ＣＰｏ の立上り点で５″となる。
＝ １となってもカウントは６″のままで、更に次のク
ロック信号ＣＰｏ の立上り点で５″となる。
以下゛５′″→Ｑ ４ ＩＩ→ＩＩ ３ ｎ→（１２ｊ
ｌという具合にカウントダウンする。
ｌという具合にカウントダウンする。
カウントが１１２１１になったとき信号α−１が発生す
る。
る。
これを１ビツトシフトレジスタ２で１ビツトだけシフト
させてカウントが１１１＋＋となったときにＰ ｒｅｓ
ｅ ｔ ＝ ０を出力し、再びプログラム人力Ｐｏ。
させてカウントが１１１＋＋となったときにＰ ｒｅｓ
ｅ ｔ ＝ ０を出力し、再びプログラム人力Ｐｏ。
Ｐｌ、Ｐ２が各フリップフロップ１にプログラムされる
。
。
第４図は上記のようにカウント進数Ｎ＝６としたときの
第１図の８進カウンタのタイムチャートを示したもので
ある。
第１図の８進カウンタのタイムチャートを示したもので
ある。
しかしながら上記従来のバイナリ方式カウンタには次の
ような問題点がある。
ような問題点がある。
（１）個々のＤ型フリップフロップはそれぞれ前段のフ
リップフロップの出力をクロック信号として用いている
ため、数段目以降はクロック周波数が低（なり、このた
め回路構成はスタティック方式でなげればならない。
リップフロップの出力をクロック信号として用いている
ため、数段目以降はクロック周波数が低（なり、このた
め回路構成はスタティック方式でなげればならない。
（１１）個々のフリップフロップのクロック入力は前段
のフリップフロップの出力であるため、後段側へいくほ
どクロック入力に位相遅れが生じ、カウントミス等の問
題を生じるおそれがある。
のフリップフロップの出力であるため、後段側へいくほ
どクロック入力に位相遅れが生じ、カウントミス等の問
題を生じるおそれがある。
（１１）第４図に示される如く各フリップフロップの出
力波形は同じタイミングで変化するため、波形に遅れや
なまりがあると、フリップフロップの出力を用いて論理
をとるゲート回路出力等に誤信号が生じるおそれがある
。
力波形は同じタイミングで変化するため、波形に遅れや
なまりがあると、フリップフロップの出力を用いて論理
をとるゲート回路出力等に誤信号が生じるおそれがある
。
本発明は上記実情に鑑みてなされたもので、複数個の１
ビツトシフトレジスタを縦続接続した構成とすることに
より、上記従来の問題点を除去し得るプログラマブルカ
ウンタを提供しようとするものである。
ビツトシフトレジスタを縦続接続した構成とすることに
より、上記従来の問題点を除去し得るプログラマブルカ
ウンタを提供しようとするものである。
以下図面を参照して本発明の一実施例を説明する。
第５図ａに示す如く１ビツトシフトレジスタ１０□〜１
０４を縦続接続し、初段、終段のレジスタの人、出力間
をインバータ１１を介して接続すれば、２進〜８進のカ
ウンタが構成できる。
０４を縦続接続し、初段、終段のレジスタの人、出力間
をインバータ１１を介して接続すれば、２進〜８進のカ
ウンタが構成できる。
即ち１ビツトシフトレジスタ１０□〜１０４の出力Ｑ１
〜Ｑ４をバイナリ方式でカウントすると、第５図すから
も分るように次のようなループとなって８進カウンタと
なる。
〜Ｑ４をバイナリ方式でカウントすると、第５図すから
も分るように次のようなループとなって８進カウンタと
なる。
このループに次のようなコードを対応させる。
以上の関係をまとめると下記の第１表のようになる。
ただし、この表でＰｌ、Ｐ２．Ｐ３はコードに対応する
２進コ一ド信号、Ｊ１〜Ｊ４はカウントに対応するプロ
グラムデータである。
２進コ一ド信号、Ｊ１〜Ｊ４はカウントに対応するプロ
グラムデータである。
ここで、カウントがＩＴ ＯＩＴとなったあと、コード
゛７パでカウントＩＴ ３ｊｌを指定するようなゲート
な構成してやれば、 のようなカウントループとなり、７進カウンタとなる。
゛７パでカウントＩＴ ３ｊｌを指定するようなゲート
な構成してやれば、 のようなカウントループとなり、７進カウンタとなる。
またコード°゛６″でカウント°゛７″を指定するよう
なゲートを構成してやれば、 のようなカウントループとなり、６進カウンタとなる。
なゲートを構成してやれば、 のようなカウントループとなり、６進カウンタとなる。
以下同様にして２進〜８進までのカウンタが構成できる
ことが分る。
ことが分る。
以上の事項をもとに第５図のカウンタを発展させたもの
が、第６図に示すプログラム可能な８進カウンタである
。
が、第６図に示すプログラム可能な８進カウンタである
。
このカウンタは大きく分けると、デコーダ（Ｄｅｃｏｄ
ｅｒ ）部とカウンタ（Ｃｏｕｎｔｅｒ ）部となる。
ｅｒ ）部とカウンタ（Ｃｏｕｎｔｅｒ ）部となる。
デコーダ部において、１２□〜１２３は予めプログラム
設定すべきカウント進数に対応した２進コ一ド信号Ｐ１
〜Ｐ３が供給される端子である。
設定すべきカウント進数に対応した２進コ一ド信号Ｐ１
〜Ｐ３が供給される端子である。
ノア回路１３、ナンド回路１４、インバータ１５〜１８
、クロックドインバータ１９〜２４は、２進コードＰ１
．Ｐ２．Ｐ３とカウントＪｌ ｔ Ｊ２ ｔＪ３ ｔ
Ｊ４を対応させる役目をする。
、クロックドインバータ１９〜２４は、２進コードＰ１
．Ｐ２．Ｐ３とカウントＪｌ ｔ Ｊ２ ｔＪ３ ｔ
Ｊ４を対応させる役目をする。
例えばＣｏｄｅ＝０つまりＰ１＝０、Ｐ２＝０、Ｐ３＝
０ とすれば、Ｃｏｕｎｔ＝１ツまりＪ１＝１、Ｊ２＝
０、Ｊ３＝０、Ｊ４＝０ で、８進カウンタとなる。
０ とすれば、Ｃｏｕｎｔ＝１ツまりＪ１＝１、Ｊ２＝
０、Ｊ３＝０、Ｊ４＝０ で、８進カウンタとなる。
なお、クロックドインバータの動作は、例えばクロック
ドインバータ１９についてみると、インバータ１８によ
り信号Ｐ３を反転した信号Ｐ３が供給されると、信号Ｐ
１〜Ｐ３は固定された値であるから、クロックドインバ
ータ１９はそのＮチャネル型ＭＯ８）ランジスタのゲー
トＫＰ、＝１ が与えられて動作し続ける。
ドインバータ１９についてみると、インバータ１８によ
り信号Ｐ３を反転した信号Ｐ３が供給されると、信号Ｐ
１〜Ｐ３は固定された値であるから、クロックドインバ
ータ１９はそのＮチャネル型ＭＯ８）ランジスタのゲー
トＫＰ、＝１ が与えられて動作し続ける。
他のクロックドインバータも対応する信号Ｐ３または丙
が１１１１ｊレベルである場合にインバータ動作をし続
ける。
が１１１１ｊレベルである場合にインバータ動作をし続
ける。
従ってプログラムデータＪ１〜Ｊ４は直流信号である。
またカウンタ部において、オア回路２５、アンド回路２
６〜２８はデータＪ１〜Ｊ４を対応する１ビツトシフト
レジスタに供給する。
６〜２８はデータＪ１〜Ｊ４を対応する１ビツトシフト
レジスタに供給する。
アンド回路２９、オア回路３０〜３２は信号循環用、ノ
ア回路３３、インバータ３４はプリセット信号Ｐｒの供
給用、インバータ３５はこの信号Ｐｒの反転パルス再の
供給用として用いる。
ア回路３３、インバータ３４はプリセット信号Ｐｒの供
給用、インバータ３５はこの信号Ｐｒの反転パルス再の
供給用として用いる。
クロック信号供給端子３６は１ビツトシフトレジスタ１
０□〜１０４のクロック入力端にクロック信号ＣＰを供
給し、またインバータ３１を介して反転クロック信号σ
ｆを供給する。
０□〜１０４のクロック入力端にクロック信号ＣＰを供
給し、またインバータ３１を介して反転クロック信号σ
ｆを供給する。
このカウンタ部の詳細ロジック図は第７図に示される。
このカウンタ部は、１ビツトシフトレジスタ１０、〜１
０４の出力Ｑ１〜Ｑ４が共に°゛０″のときプリセット
パルスＰｒ ＝ Ｏ，Ｐｒ ＝ １ ヲ発生し、次のク
ロック信号ＣＰの立上り点でプログラムデータ入力Ｊ１
〜Ｊ４が各シフトレジスタにプログラムされる。
０４の出力Ｑ１〜Ｑ４が共に°゛０″のときプリセット
パルスＰｒ ＝ Ｏ，Ｐｒ ＝ １ ヲ発生し、次のク
ロック信号ＣＰの立上り点でプログラムデータ入力Ｊ１
〜Ｊ４が各シフトレジスタにプログラムされる。
そしてカウンタはこのプログラムされた値からカウント
を開始、つまり順次後段の１ビツトシフトレジスタ側に
１ビット遅れでプログラムデータをシフトしていき、再
びＱ１＝ Ｑ２ ＝ Ｑ３−Ｑ４＝Ｏとなると前記の場
合と同様の過程を経てプログラムデータ入力Ｊ１〜Ｊ４
がそれぞれ対応する１ビツトシフトレジスタにプログラ
ムされてカウントが開始されるものである。
を開始、つまり順次後段の１ビツトシフトレジスタ側に
１ビット遅れでプログラムデータをシフトしていき、再
びＱ１＝ Ｑ２ ＝ Ｑ３−Ｑ４＝Ｏとなると前記の場
合と同様の過程を経てプログラムデータ入力Ｊ１〜Ｊ４
がそれぞれ対応する１ビツトシフトレジスタにプログラ
ムされてカウントが開始されるものである。
以上のようにコードＰ１．Ｐ２．Ｐ３を２進数でプログ
ラムすれば、そのプログラムに完全に対応したカウント
を実行させることができるものである。
ラムすれば、そのプログラムに完全に対応したカウント
を実行させることができるものである。
第８図は第６図のカウンタを８進カウンタとして動作さ
せる場合のタイムチャートを示す。
せる場合のタイムチャートを示す。
この場合プログラムされるコード信号は、Ｐｌ−０、Ｐ
２＝０、Ｐ３−０で、プログラムデータ入力は、Ｊｌ−
１、Ｊ２＝０、Ｊ３−０、Ｊ４＝０である。
２＝０、Ｐ３−０で、プログラムデータ入力は、Ｊｌ−
１、Ｊ２＝０、Ｊ３−０、Ｊ４＝０である。
第９図は第６図のカウンタを７進カウンタとして動作さ
せる場合のタイムチャートである。
せる場合のタイムチャートである。
この場合Ｐ１−１、Ｐ２＝１、Ｐ３−１で、Ｊ１＝１、
Ｊ２＝１、Ｊ３＝０、Ｊ４＝０である。
Ｊ２＝１、Ｊ３＝０、Ｊ４＝０である。
第１０図は同じく６進カウンタとして動作させる場合で
、Ｐ□＝０、Ｐ２＝１、Ｐ３＝１であり、Ｊｌ−１、Ｊ
２−１、Ｊ３＝１、Ｊ４−０である。
、Ｐ□＝０、Ｐ２＝１、Ｐ３＝１であり、Ｊｌ−１、Ｊ
２−１、Ｊ３＝１、Ｊ４−０である。
第１１図は同じく５進カウンタとして動作させる場合で
、Ｐ Ｌ ”” ’ 、Ｐ ２＝０、Ｐ３＝１であり、
Ｊｌ−１、Ｊ２−１１Ｊ３＝１、Ｊ４＝１ である。
、Ｐ Ｌ ”” ’ 、Ｐ ２＝０、Ｐ３＝１であり、
Ｊｌ−１、Ｊ２−１１Ｊ３＝１、Ｊ４＝１ である。
第１２図は同じく４進カウンタとして動作させる場合で
、Ｐ□＝０、Ｐ２＝０、Ｐ３−１であり、Ｊｌ−０、Ｊ
２−１．Ｊ３＝１、Ｊ４＝１ である。
、Ｐ□＝０、Ｐ２＝０、Ｐ３−１であり、Ｊｌ−０、Ｊ
２−１．Ｊ３＝１、Ｊ４＝１ である。
第１３図は同じく３進カウンタとして動作させる場合の
例で、Ｐｌ−１、Ｐ２−１、Ｐ３＝Ｏであり、Ｊｌ−０
、Ｊ２＝０、Ｊ３＝１、Ｊ４−１ である。
例で、Ｐｌ−１、Ｐ２−１、Ｐ３＝Ｏであり、Ｊｌ−０
、Ｊ２＝０、Ｊ３＝１、Ｊ４−１ である。
第１４図は同じく２進カウンタとして動作させる場合で
、Ｐｌ−０、Ｐ２＝１、Ｐ３−０であり、Ｊｌ−０、Ｊ
２−０、Ｊ３−０、Ｊ４−１ である。
、Ｐｌ−０、Ｐ２＝１、Ｐ３−０であり、Ｊｌ−０、Ｊ
２−０、Ｊ３−０、Ｊ４−１ である。
第１５図は同じくＯ進カウンタとして動作させる場合で
、Ｐ１＝１、Ｐ２−０、Ｐ３−０であり、Ｊ１＝０、Ｊ
２＝０、Ｊ３−０、Ｊ４＝０である。
、Ｐ１＝１、Ｐ２−０、Ｐ３−０であり、Ｊ１＝０、Ｊ
２＝０、Ｊ３−０、Ｊ４＝０である。
第１６図ないし第２２図は本発明の他の実施例である。
この実施例は１ビツトシフトレジスタを２個縦続接続し
、インバータを介して閉ループ回路を形成して４進以下
のカウンタとして動作させる場合の例である。
、インバータを介して閉ループ回路を形成して４進以下
のカウンタとして動作させる場合の例である。
本実施例は図を見ても分るとうり、カウント進数が少な
くなっただけで前実施例と原理的に全く同様であるから
、対応する部分には同一符号を付し、相異点のみを説明
する。
くなっただけで前実施例と原理的に全く同様であるから
、対応する部分には同一符号を付し、相異点のみを説明
する。
本実施例におけるカウント内容とコードとの関係は下記
の第２表で示される。
の第２表で示される。
第１９図は第１γ図のカウンタを４進カウンタとして動
作させる場合のタイムチャートを示す。
作させる場合のタイムチャートを示す。
この場合プログラムされるコード信号は、Ｐｌ−〇、Ｐ
２＝０で、プログラムデータ入力はＪ１＝１、Ｊ２−０
である。
２＝０で、プログラムデータ入力はＪ１＝１、Ｊ２−０
である。
第２０図は同じく３進カウンタとして動作させる場合の
例で、Ｐ１＝１、Ｐ２−１で、Ｊｌ−１、Ｊ２−１であ
る。
例で、Ｐ１＝１、Ｐ２−１で、Ｊｌ−１、Ｊ２−１であ
る。
第２１図は同じく２進カウンタとして動作させる場合の
例で、Ｐニー０、Ｐ２−１であり、Ｊ、＝０、Ｊ２＝１
である。
例で、Ｐニー０、Ｐ２−１であり、Ｊ、＝０、Ｊ２＝１
である。
第２２図は同じく０進カウンタとして動作をせる場合で
、Ｐ１＝１、Ｐ２＝０、Ｊ□−０、Ｊ２−〇である。
、Ｐ１＝１、Ｐ２＝０、Ｊ□−０、Ｊ２−〇である。
なお実施例では、８進以下または４進以下のプログラマ
ブルカウンタにつき説明したが、他のカウント進数例え
ば１６進以下のプログラマブルカウンタとしても構成で
きることは明らかである。
ブルカウンタにつき説明したが、他のカウント進数例え
ば１６進以下のプログラマブルカウンタとしても構成で
きることは明らかである。
また実施例では、第２３図ａに示す如き相補型ＭＯＳ
）ランジスタを用いたクロックドインバータを用いたが
、第２３図に示す如きトランスミッションゲートを用い
たり、デコーダ部で用いた第２３図Ｃのような回路を、
第２３図ｄに示す如くクロックドインバータとトランス
ミッションゲートの併用とする等、本発明はその要旨を
逸脱しない範囲で種々の応用が可能である。
）ランジスタを用いたクロックドインバータを用いたが
、第２３図に示す如きトランスミッションゲートを用い
たり、デコーダ部で用いた第２３図Ｃのような回路を、
第２３図ｄに示す如くクロックドインバータとトランス
ミッションゲートの併用とする等、本発明はその要旨を
逸脱しない範囲で種々の応用が可能である。
以上説明した如く本発明によれば、従来のプログラマブ
ルカウンタと比較して次のような優れた利点がある。
ルカウンタと比較して次のような優れた利点がある。
即ち各１ビツトシフトレジスタ（単位ビットシフトレジ
スタ）を縦続接続し、これらシフトレジスタには同一の
クロック信号が使用できるようにしたから、回路のダイ
ナミック化が可能となった。
スタ）を縦続接続し、これらシフトレジスタには同一の
クロック信号が使用できるようにしたから、回路のダイ
ナミック化が可能となった。
これは回路素子数の低減化につながり、集積回路化した
際の半導体チップ面積の縮少化が可能となるものである
。
際の半導体チップ面積の縮少化が可能となるものである
。
また各１ビツトシフトレジスタには同一のクロック信号
を使用できるので、シフト波形の遅れが極減する。
を使用できるので、シフト波形の遅れが極減する。
また各１ビツトシフトレジスタは前段の出力を１ビット
遅らせた波形を出力する構成であるから、同じタイミン
グで各波形が変化しない。
遅らせた波形を出力する構成であるから、同じタイミン
グで各波形が変化しない。
このため１ビツトシフトレジスタの出力を用いて論理を
とるゲート回路出力等に誤信号が生じることがなくなる
。
とるゲート回路出力等に誤信号が生じることがなくなる
。
また２進コ一ド信号は直流であり、これをデコードする
デコーダにも直流電圧しかかからない。
デコーダにも直流電圧しかかからない。
従って波形変化を考慮する必要がないから、デコーダ部
の使用素子（トランジスタ）は最小ディメンジョンで充
分である。
の使用素子（トランジスタ）は最小ディメンジョンで充
分である。
またデコーダ部を設けたことにより、プログラム設定す
べき２進コ一ド信号はカウント進数にそのまま対応させ
ることができ、従ってプログラムが行ないやすい等種々
の利点を有するものである。
べき２進コ一ド信号はカウント進数にそのまま対応させ
ることができ、従ってプログラムが行ないやすい等種々
の利点を有するものである。
第１図は従来のプログラマブルカウンタを示す回路図、
第２図は同カウンタのＤ型フリップフロップを示す回路
図、第３図は同カウンタのシフトレジスタを示す回路図
、第４図は同カウンタの動作を示すタイムチャート、第
５図ａは本発明の実施例のプログラマブルカウンタを構
成する前段階の説明に用いた回路図、同図すはその動作
を示すタイムチャート、第６図は第５図ａの回路を用い
た本発明の一実施例のプログラマブルカウンタの回路図
、第７図は同カウンタの一部詳細回路図、第８図ないし
第１５図は同カウンタの各動作例を示すタイムチャート
、第１６図ａは本発明の他の実施例を構成する前段階の
説明に用いるための回路図、同図すはその動作を示すタ
イムチャート、第１７図は第１６図ａの回路を用いた本
発明の他の実施例のカウンタ回路図、第１８図は同カウ
ンタの一部詳細回路図、第１９図ないし第２２図は同カ
ウンタの谷動作を示すタイムチャート、第２３図はクロ
ックドインバータの変形例を示す回路図である。 １０１〜１０４・・・・・・１ビツトシフトレジスタ、
１２□〜１２３・・・・・・コード入力端子、Ｐ１〜Ｐ
３・・・・・・２進コ一ド信号、Ｊ１〜Ｊ４・・・・・
・プログラムデータ入力、２５，３０〜３２・・・・・
・オア回路、２６〜２９・・・・・・アンド回路、３３
・・・・・ヅア回路、３４゜３５・・・・・・インバー
タ、Ｐｒ・・・・・・プリセットパルス、ＣＰ・・・・
・・クロック信号。
第２図は同カウンタのＤ型フリップフロップを示す回路
図、第３図は同カウンタのシフトレジスタを示す回路図
、第４図は同カウンタの動作を示すタイムチャート、第
５図ａは本発明の実施例のプログラマブルカウンタを構
成する前段階の説明に用いた回路図、同図すはその動作
を示すタイムチャート、第６図は第５図ａの回路を用い
た本発明の一実施例のプログラマブルカウンタの回路図
、第７図は同カウンタの一部詳細回路図、第８図ないし
第１５図は同カウンタの各動作例を示すタイムチャート
、第１６図ａは本発明の他の実施例を構成する前段階の
説明に用いるための回路図、同図すはその動作を示すタ
イムチャート、第１７図は第１６図ａの回路を用いた本
発明の他の実施例のカウンタ回路図、第１８図は同カウ
ンタの一部詳細回路図、第１９図ないし第２２図は同カ
ウンタの谷動作を示すタイムチャート、第２３図はクロ
ックドインバータの変形例を示す回路図である。 １０１〜１０４・・・・・・１ビツトシフトレジスタ、
１２□〜１２３・・・・・・コード入力端子、Ｐ１〜Ｐ
３・・・・・・２進コ一ド信号、Ｊ１〜Ｊ４・・・・・
・プログラムデータ入力、２５，３０〜３２・・・・・
・オア回路、２６〜２９・・・・・・アンド回路、３３
・・・・・ヅア回路、３４゜３５・・・・・・インバー
タ、Ｐｒ・・・・・・プリセットパルス、ＣＰ・・・・
・・クロック信号。
Claims (1)
- 【特許請求の範囲】 １ 縦続接続された複数個の単位ビットシフトレジスタ
をそなえ、各単位ビットシフトレジスタが共通のクロッ
ク信号で駆動されるループ回路と、前記各単位ビットシ
フトレジスタにカウント進数のプログラムデータを供給
するためのデータ供給部と、前記各レジスタにシフトパ
ルス信号が供給される度にプログラムデータのシフトを
行ない、該データ値に対応してデータシフトがなされた
ら前記各シフトレジスタのデータ内容を前記データ供給
部からのプログラムデータに書替えるゲート回路とを具
備したことを特徴とするプログラマブルカウンタ。 ２ 縦続接続された複数個の単位ビットシフトレジスタ
をそなえ、各単位ビットシフトレジスタが共通のクロッ
ク信号で駆動されるループ回路と、予めプログラム設定
すべきカウント進数に対応した２進コ一ド信号が供給さ
れる端子と、この端子に供給される２進コ一ド信号をデ
コードし前記単位ビットシフトレジスタへのプログラム
データとするデコーダと、前記各レジスタにシフトパル
ス信号が供給される度にプログラムデータのシフトを行
ない、該データ値に対応してデータシフトがなされたら
前記各単位ビットシフトレジスタのデータ内容を前記デ
コーダからのプログラムデータに書替えるゲート回路と
を具備したことを特徴とするプログラマブルカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51048045A JPS5914930B2 (ja) | 1976-04-27 | 1976-04-27 | プログラマブルカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51048045A JPS5914930B2 (ja) | 1976-04-27 | 1976-04-27 | プログラマブルカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52130564A JPS52130564A (en) | 1977-11-01 |
| JPS5914930B2 true JPS5914930B2 (ja) | 1984-04-06 |
Family
ID=12792340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51048045A Expired JPS5914930B2 (ja) | 1976-04-27 | 1976-04-27 | プログラマブルカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914930B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5970320A (ja) * | 1982-10-15 | 1984-04-20 | Matsushita Electric Ind Co Ltd | バイナリ−カウンタ |
-
1976
- 1976-04-27 JP JP51048045A patent/JPS5914930B2/ja not_active Expired
Non-Patent Citations (1)
| Title |
|---|
| RCA COS/MOS INTEGRATED CIRCUITS MANUAL=1972US * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52130564A (en) | 1977-11-01 |
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