JPH0613619A - 縦型ｍｏｓ電界効果トランジスタ - Google Patents
縦型ｍｏｓ電界効果トランジスタInfo
- Publication number
- JPH0613619A JPH0613619A JP4169059A JP16905992A JPH0613619A JP H0613619 A JPH0613619 A JP H0613619A JP 4169059 A JP4169059 A JP 4169059A JP 16905992 A JP16905992 A JP 16905992A JP H0613619 A JPH0613619 A JP H0613619A
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- JP
- Japan
- Prior art keywords
- region
- well region
- well
- conductivity type
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 逆方向安全動作領域の向上を図ることができ
る縦型ＭＯＳ電界効果トランジスタを提供する。 【構成】 ウェル領域５の角部５ｂ近傍における他導電
型の高濃度領域４を、ウェル領域５の辺部５ｃ近傍にお
ける高濃度領域形成部分に比べてウェル領域５のドレイ
ン領域１との境界１０に近づけて形成し、ブレ−クダウ
ンが生じた際のブレ−クダウン電流が集中するウェル領
域５の角部５ｂも高濃度領域に形成する。
る縦型ＭＯＳ電界効果トランジスタを提供する。 【構成】 ウェル領域５の角部５ｂ近傍における他導電
型の高濃度領域４を、ウェル領域５の辺部５ｃ近傍にお
ける高濃度領域形成部分に比べてウェル領域５のドレイ
ン領域１との境界１０に近づけて形成し、ブレ−クダウ
ンが生じた際のブレ−クダウン電流が集中するウェル領
域５の角部５ｂも高濃度領域に形成する。
Description
【０００１】
【産業上の利用分野】この発明は、縦型ＭＯＳ構造をし
た電界効果トランジスタに関するものである。
た電界効果トランジスタに関するものである。
【０００２】
【従来の技術】図３は、従来の大出力用縦型ＭＯＳ電界
効果トランジスタ（以下パワ−ＭＯＳＦＥＴという）の
構造を示す図で、同図（ａ）は従来のパワ−ＭＯＳＦＥ
Ｔのセル構成を示す平面図、同図（ｂ）は同図（ａ）の
Ｃ−Ｃ’間で切断した断面図である。図３において、１
はドレイン領域、２はゲ−ト酸化膜、３は多結晶シリコ
ン、４は高濃度領域、５はウェル領域（５ａはウェル中
心部、５ｂはウェル角部、５ｃはウェル辺部）、６はソ
−ス領域、７は層間絶縁膜、８はソ−ス電極、９はドレ
イン電極、１０はウェル領域５とドレイン領域１の境界
を示している。
効果トランジスタ（以下パワ−ＭＯＳＦＥＴという）の
構造を示す図で、同図（ａ）は従来のパワ−ＭＯＳＦＥ
Ｔのセル構成を示す平面図、同図（ｂ）は同図（ａ）の
Ｃ−Ｃ’間で切断した断面図である。図３において、１
はドレイン領域、２はゲ−ト酸化膜、３は多結晶シリコ
ン、４は高濃度領域、５はウェル領域（５ａはウェル中
心部、５ｂはウェル角部、５ｃはウェル辺部）、６はソ
−ス領域、７は層間絶縁膜、８はソ−ス電極、９はドレ
イン電極、１０はウェル領域５とドレイン領域１の境界
を示している。
【０００３】図３に示すように、縦型構造のＭＯＳＦＥ
Ｔは一般的に拡散自己整合、いわゆるＤ−ＭＯＳ（Ｄｉ
ｆｆｕｓｅｄ ｓｅｌｆ ａｌｉｇｎｄ）構造をしてい
る。すなわち、一導電型のドレイン領域１となるシリコ
ン基板表面上にゲ−ト酸化膜２を形成し、ゲート酸化膜
２の上にリソグラフィ工程により多結晶シリコン膜３を
格子状に形成し、ゲ−ト酸化膜２上より多結晶シリコン
膜３に接することなく四角形状にして他導電型の高濃度
領域４を形成し、この高濃度領域４内に多結晶シリコン
膜３をマスクとした自己整合拡散により他導電型のウェ
ル領域５と、一導電型領域のソ−ス領域６を形成し、層
間絶縁膜７を形成してリソグラフィ工程を経た後にソ−
ス電極８およびドレイン電極９を形成したものである。
Ｔは一般的に拡散自己整合、いわゆるＤ−ＭＯＳ（Ｄｉ
ｆｆｕｓｅｄ ｓｅｌｆ ａｌｉｇｎｄ）構造をしてい
る。すなわち、一導電型のドレイン領域１となるシリコ
ン基板表面上にゲ−ト酸化膜２を形成し、ゲート酸化膜
２の上にリソグラフィ工程により多結晶シリコン膜３を
格子状に形成し、ゲ−ト酸化膜２上より多結晶シリコン
膜３に接することなく四角形状にして他導電型の高濃度
領域４を形成し、この高濃度領域４内に多結晶シリコン
膜３をマスクとした自己整合拡散により他導電型のウェ
ル領域５と、一導電型領域のソ−ス領域６を形成し、層
間絶縁膜７を形成してリソグラフィ工程を経た後にソ−
ス電極８およびドレイン電極９を形成したものである。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来の構成では、図３（ｂ）に示すように、ウェル領
域５の角部５ｂにおいて、ソース領域６下のウェル領域
５の長さが長くなる。またウェル領域５はスフェリカル
接合となりシ−ト抵抗が大きくなるため、接合がブレー
クダウンした時の電流はウェル領域５の角部５ｂへと集
中することになる。
た従来の構成では、図３（ｂ）に示すように、ウェル領
域５の角部５ｂにおいて、ソース領域６下のウェル領域
５の長さが長くなる。またウェル領域５はスフェリカル
接合となりシ−ト抵抗が大きくなるため、接合がブレー
クダウンした時の電流はウェル領域５の角部５ｂへと集
中することになる。
【０００５】したがって、パワーＭＯＳＦＥＴの電力負
荷がモータやソレノイド等の誘導性の負荷である場合に
は、ドレイン領域１とウェル領域５の接合部にブレーク
ダウンが生じると、ソース領域６、ウェル領域５、ドレ
イン領域１で形成される寄生のバイポーラトランジスタ
が動作し、パワーＭＯＳＦＥＴは発熱によりウェル領域
５の角部５ｂで破壊されることになる。このように、従
来のパワーＭＯＳＦＥＴの構造では、逆方向の安全動作
領域（以下Ｒ−ＡＳＯという）が狭いという問題点があ
った。
荷がモータやソレノイド等の誘導性の負荷である場合に
は、ドレイン領域１とウェル領域５の接合部にブレーク
ダウンが生じると、ソース領域６、ウェル領域５、ドレ
イン領域１で形成される寄生のバイポーラトランジスタ
が動作し、パワーＭＯＳＦＥＴは発熱によりウェル領域
５の角部５ｂで破壊されることになる。このように、従
来のパワーＭＯＳＦＥＴの構造では、逆方向の安全動作
領域（以下Ｒ−ＡＳＯという）が狭いという問題点があ
った。
【０００６】したがって、この発明の目的は、逆方向安
全動作領域の向上を図ることができる縦型ＭＯＳ電界効
果トランジスタを提供することである。
全動作領域の向上を図ることができる縦型ＭＯＳ電界効
果トランジスタを提供することである。
【０００７】
【課題を解決するための手段】この発明の縦型ＭＯＳ電
界効果トランジスタは、ドレイン領域となる一導電型の
半導体基板内に複数形成された他導電型のウェル領域の
内側にソ−ス電極と電気的に接続される他導電型の高濃
度領域を形成した縦型ＭＯＳ電界効果トランジスタであ
って、ウェル領域の角部近傍における他導電型の高濃度
領域を、ウェル領域の辺部近傍における高濃度領域形成
部分に比べてウェル領域のドレイン領域との境界近くま
で形成している。
界効果トランジスタは、ドレイン領域となる一導電型の
半導体基板内に複数形成された他導電型のウェル領域の
内側にソ−ス電極と電気的に接続される他導電型の高濃
度領域を形成した縦型ＭＯＳ電界効果トランジスタであ
って、ウェル領域の角部近傍における他導電型の高濃度
領域を、ウェル領域の辺部近傍における高濃度領域形成
部分に比べてウェル領域のドレイン領域との境界近くま
で形成している。
【０００８】
【作用】この発明の構成によれば、ウェル領域の角部近
傍における他導電型の高濃度領域を、ウェル領域の辺部
近傍における高濃度領域形成部分に比べてウェル領域の
ドレイン領域との境界に近づけて形成しているので、ブ
レ−クダウン電流の集中するウェル領域の角部がドレイ
ン領域とは逆導電型の高濃度領域となり、シ−ト抵抗が
格段に低下するため、ソース領域、ウェル領域、ドレイ
ン領域で形成される寄生バイポ−ラトランジスタは動作
しにくくなり、パワ−ＭＯＳＦＥＴの破壊が抑制され
る。
傍における他導電型の高濃度領域を、ウェル領域の辺部
近傍における高濃度領域形成部分に比べてウェル領域の
ドレイン領域との境界に近づけて形成しているので、ブ
レ−クダウン電流の集中するウェル領域の角部がドレイ
ン領域とは逆導電型の高濃度領域となり、シ−ト抵抗が
格段に低下するため、ソース領域、ウェル領域、ドレイ
ン領域で形成される寄生バイポ−ラトランジスタは動作
しにくくなり、パワ−ＭＯＳＦＥＴの破壊が抑制され
る。
【０００９】
【実施例】以下、図面を参照しながら、この発明の一実
施例であるパワ−ＭＯＳＦＥＴについて説明する。図１
（ａ）はこの発明の実施例である単一のシリコンチップ
上に集積されたパワーＭＯＳＦＥＴのセルの構成を示す
平面図であり、同図（ｂ）は同図（ａ）におけるＡ−
Ａ’部のセルの断面構造を示す図である。図１（ａ）に
おいて従来例を示す図３と同一符号を付したものは同じ
ものを示すため、説明を省略する。
施例であるパワ−ＭＯＳＦＥＴについて説明する。図１
（ａ）はこの発明の実施例である単一のシリコンチップ
上に集積されたパワーＭＯＳＦＥＴのセルの構成を示す
平面図であり、同図（ｂ）は同図（ａ）におけるＡ−
Ａ’部のセルの断面構造を示す図である。図１（ａ）に
おいて従来例を示す図３と同一符号を付したものは同じ
ものを示すため、説明を省略する。
【００１０】実施例にかかるパワ−ＭＯＳＦＥＴは、従
来と同様の製造工程により製造されるが、従来のパワ−
ＭＯＳＦＥＴと異なり、高濃度領域４を形成するイオン
注入工程前のリソグラフィ工程において、ウェル領域５
の中心部５ａだけでなくウェル領域の角部５ｂのレジス
トも除き、イオン注入によってウェル領域の角部５ｂに
も高濃度領域４が形成されている。
来と同様の製造工程により製造されるが、従来のパワ−
ＭＯＳＦＥＴと異なり、高濃度領域４を形成するイオン
注入工程前のリソグラフィ工程において、ウェル領域５
の中心部５ａだけでなくウェル領域の角部５ｂのレジス
トも除き、イオン注入によってウェル領域の角部５ｂに
も高濃度領域４が形成されている。
【００１１】図２（ａ）は図１（ａ）に示す実施例を４
５度回転した場合のセルの構成を示す平面図であり、同
図（ｂ）は同図（ａ）におけるＣ−Ｃ’部のセルの断面
構造を示す図である。同図（ｂ）は、ウェル領域５の角
部５ｂにも高濃度領域４が形成されている状態を示す。
このように、ウェル領域５の角部５ｂ近傍にドレイン領
域１とは逆導電型の高濃度領域４を、他のウェル領域５
であるウェル中心部５ａ、ウェル辺部５ｃにおける形成
部分よりウェル領域５とドレイン領域１の境界１０に接
近させて形成しているので、ブレ−クダウンが生じた際
のブレ−クダウン電流が集中するウェル領域の角部５ｂ
も高濃度領域となり、角部５ｂのシ−ト抵抗は格段に低
下する。このため、ソース領域６、ウェル領域５、ドレ
イン領域１によって形成される寄生バイポ−ラトランジ
スタは動作しにくくなり、パワ−ＭＯＳＦＥＴの破壊が
抑制される。
５度回転した場合のセルの構成を示す平面図であり、同
図（ｂ）は同図（ａ）におけるＣ−Ｃ’部のセルの断面
構造を示す図である。同図（ｂ）は、ウェル領域５の角
部５ｂにも高濃度領域４が形成されている状態を示す。
このように、ウェル領域５の角部５ｂ近傍にドレイン領
域１とは逆導電型の高濃度領域４を、他のウェル領域５
であるウェル中心部５ａ、ウェル辺部５ｃにおける形成
部分よりウェル領域５とドレイン領域１の境界１０に接
近させて形成しているので、ブレ−クダウンが生じた際
のブレ−クダウン電流が集中するウェル領域の角部５ｂ
も高濃度領域となり、角部５ｂのシ−ト抵抗は格段に低
下する。このため、ソース領域６、ウェル領域５、ドレ
イン領域１によって形成される寄生バイポ−ラトランジ
スタは動作しにくくなり、パワ−ＭＯＳＦＥＴの破壊が
抑制される。
【００１２】図４はＲ−ＡＳＯレベルを示す特性図であ
り、上記した実施例におけるＲ−ＡＳＯレベルが従来品
に比べて約２倍に増加していることを示している。
り、上記した実施例におけるＲ−ＡＳＯレベルが従来品
に比べて約２倍に増加していることを示している。
【００１３】
【発明の効果】この発明の縦型ＭＯＳ電界効果トランジ
スタによれば、ブレークダウンが生じても、ウェル領域
の角部近傍における高濃度の他導電型領域を、ウェル領
域の辺部近傍における高濃度領域形成部分に比べてウェ
ル領域のドレイン領域との境界に近づけて形成している
ので、ブレ−クダウン電流の集中するウェル領域の角部
がドレイン領域とは逆導電型の高濃度領域となり、シ−
ト抵抗が格段に低下してソース領域、ウェル領域、ドレ
イン領域で形成される寄生バイポ−ラトランジスタが動
作しにくくなる。このため、パワ−ＭＯＳＦＥＴの破壊
が抑制され、逆方向安全動作領域の拡大を図ることがで
きる。
スタによれば、ブレークダウンが生じても、ウェル領域
の角部近傍における高濃度の他導電型領域を、ウェル領
域の辺部近傍における高濃度領域形成部分に比べてウェ
ル領域のドレイン領域との境界に近づけて形成している
ので、ブレ−クダウン電流の集中するウェル領域の角部
がドレイン領域とは逆導電型の高濃度領域となり、シ−
ト抵抗が格段に低下してソース領域、ウェル領域、ドレ
イン領域で形成される寄生バイポ−ラトランジスタが動
作しにくくなる。このため、パワ−ＭＯＳＦＥＴの破壊
が抑制され、逆方向安全動作領域の拡大を図ることがで
きる。
【図１】（ａ）はこの発明の実施例であるパワーＭＯＳ
ＦＥＴのセルの構成を示す平面図であり、（ｂ）は
（ａ）におけるＡ−Ａ’部分で切断したセルの断面構造
を示す図である。
ＦＥＴのセルの構成を示す平面図であり、（ｂ）は
（ａ）におけるＡ−Ａ’部分で切断したセルの断面構造
を示す図である。
【図２】（ａ）は図１（ａ）における実施例を４５゜回
転した場合のセルの構成を示す図であり、（ｂ）は
（ａ）におけるＢ−Ｂ’部分で切断したセルの断面構造
を示す図である。
転した場合のセルの構成を示す図であり、（ｂ）は
（ａ）におけるＢ−Ｂ’部分で切断したセルの断面構造
を示す図である。
【図３】（ａ）は従来例であるパワーＭＯＳＦＥＴのセ
ルの構成を示す平面図であり、（ｂ）は（ａ）における
Ｃ−Ｃ’部分で切断したセルの断面構造を示す図であ
る。
ルの構成を示す平面図であり、（ｂ）は（ａ）における
Ｃ−Ｃ’部分で切断したセルの断面構造を示す図であ
る。
【図４】従来例と実施例におけるＲ−ＡＳＯレベルの比
較図である。
較図である。
１ ドレイン領域 ２ ゲート酸化膜 ３ 多結晶シリコン膜 ４ 高濃度領域 ５ ウェル領域 5a ウェル領域の中心部 5b ウェル領域の角部 5c ウェル領域の辺部 ６ ソース領域 ７ 層間絶縁膜 ８ ソース電極 ９ ドレイン電極 10 ウェル領域とドレイン領域の境界
Claims (1)
- 【請求項１】 ドレイン領域となる一導電型の半導体基
板内に複数形成された他導電型のウェル領域の内側にソ
−ス電極と電気的に接続される他導電型の高濃度領域を
形成した縦型ＭＯＳ電界効果トランジスタであって、前
記ウェル領域の角部近傍における前記他導電型の高濃度
領域を、前記ウェル領域の辺部近傍における高濃度領域
形成部分に比べてウェル領域のドレイン領域との境界近
くまで形成したことを特徴とする縦型ＭＯＳ電界効果ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169059A JPH0613619A (ja) | 1992-06-26 | 1992-06-26 | 縦型ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169059A JPH0613619A (ja) | 1992-06-26 | 1992-06-26 | 縦型ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613619A true JPH0613619A (ja) | 1994-01-21 |
Family
ID=15879586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4169059A Pending JPH0613619A (ja) | 1992-06-26 | 1992-06-26 | 縦型ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613619A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6125516A (en) * | 1997-07-18 | 2000-10-03 | D. Swarovski & Co. | Method of producing an item of hollow jewelry |
-
1992
- 1992-06-26 JP JP4169059A patent/JPH0613619A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6125516A (en) * | 1997-07-18 | 2000-10-03 | D. Swarovski & Co. | Method of producing an item of hollow jewelry |
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