JPH06140461A - 半導体チップの実装方法および実装構造体 - Google Patents
半導体チップの実装方法および実装構造体Info
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- JPH06140461A JPH06140461A JP4290629A JP29062992A JPH06140461A JP H06140461 A JPH06140461 A JP H06140461A JP 4290629 A JP4290629 A JP 4290629A JP 29062992 A JP29062992 A JP 29062992A JP H06140461 A JPH06140461 A JP H06140461A
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- semiconductor chip
- wiring
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ベアチップ実装方法に関し，薄膜多層配線層
の両側にベアチップを搭載した実装構造を実現すること
を目的とする。 【構成】 薄膜多層配線層を形成する支持基板に凹部を
形成し, この凹部に半導体チップを嵌合させたのち, こ
の半導体チップ上の集積回路に接続された薄膜多層配線
層を前記支持基板上に形成する。この薄膜多層配線層上
に従来と同様に第２の半導体チップを搭載する。さらに
実装密度を高めるために，前記第２の半導体チップが嵌
合する凹部または開口が設けられた板状部材を上記薄膜
多層配線層上に積層し, この板状部材上に第２の薄膜多
層配線層を形成する。この第２の薄膜多層配線層上に,
第３の半導体チップを搭載する。この第２の薄膜多層配
線層は, 前記板状部材に設けられているスルーホールを
通じて, 第１の薄膜多層配線層と接続されるので, 第１
ないし第３の半導体チップにそれぞれ形成されている集
積回路が相互接続される。
の両側にベアチップを搭載した実装構造を実現すること
を目的とする。 【構成】 薄膜多層配線層を形成する支持基板に凹部を
形成し, この凹部に半導体チップを嵌合させたのち, こ
の半導体チップ上の集積回路に接続された薄膜多層配線
層を前記支持基板上に形成する。この薄膜多層配線層上
に従来と同様に第２の半導体チップを搭載する。さらに
実装密度を高めるために，前記第２の半導体チップが嵌
合する凹部または開口が設けられた板状部材を上記薄膜
多層配線層上に積層し, この板状部材上に第２の薄膜多
層配線層を形成する。この第２の薄膜多層配線層上に,
第３の半導体チップを搭載する。この第２の薄膜多層配
線層は, 前記板状部材に設けられているスルーホールを
通じて, 第１の薄膜多層配線層と接続されるので, 第１
ないし第３の半導体チップにそれぞれ形成されている集
積回路が相互接続される。
Description
【０００１】
【産業上の利用分野】本発明は回路基板上における半導
体チップの実装方法, とくに, ３次元実装を実現するた
めの方法および構造に関する。
体チップの実装方法, とくに, ３次元実装を実現するた
めの方法および構造に関する。
【０００２】
【従来の技術】コンピュータをはじめとする電子機器の
小型化および高性能化にともなって,回路基板上に集積
回路等の半導体装置を高密度で実装する要求が高まって
いる。このために, 半導体チップのパッケージは, 従来
から一般に用いられてきたDIP(Dual Inline Package)に
代わってPGA(Pin Grid Array) が登場し, さらにパッケ
ージのピンを挿入するスルーホールを基板に設けずに,
基板表面での半田付けで接続を行うことにより実装密度
を高めようとするSOP(Small Outline Package)やQFP(Qu
ad Flat Package)等のいわゆる表面実装法(SMT:Surface
Mounting Technology) が実用化された。
小型化および高性能化にともなって,回路基板上に集積
回路等の半導体装置を高密度で実装する要求が高まって
いる。このために, 半導体チップのパッケージは, 従来
から一般に用いられてきたDIP(Dual Inline Package)に
代わってPGA(Pin Grid Array) が登場し, さらにパッケ
ージのピンを挿入するスルーホールを基板に設けずに,
基板表面での半田付けで接続を行うことにより実装密度
を高めようとするSOP(Small Outline Package)やQFP(Qu
ad Flat Package)等のいわゆる表面実装法(SMT:Surface
Mounting Technology) が実用化された。
【０００３】さらに, 半導体チップをパッケージに封入
せずに, 裸の半導体チップをTAB(Tape Automated Bondi
ng) 型のリードやバンプを用いて回路基板に直接接続す
るいわゆるベアチップ実装法が開発された。しかも, ベ
アチップ実装の対象となる配線として，エポキシ樹脂の
薄板を積層して成る従来の多層配線技術によらず, 支持
基板上に塗布したポリイミド樹脂層とこの上に蒸着やス
パッタリング等の方法によって堆積された導体薄膜をパ
ターニングして形成された配線とから成る薄膜多層配線
が実用化されている。この薄膜多層配線構造において
は, 層間接続のためのコンタクトホールがフォトリソグ
ラフ技術によって形成されるので, ドリルを用いてスル
ーホールが形成される従来の多層プリント配線基板に比
べて高密度化に適している。
せずに, 裸の半導体チップをTAB(Tape Automated Bondi
ng) 型のリードやバンプを用いて回路基板に直接接続す
るいわゆるベアチップ実装法が開発された。しかも, ベ
アチップ実装の対象となる配線として，エポキシ樹脂の
薄板を積層して成る従来の多層配線技術によらず, 支持
基板上に塗布したポリイミド樹脂層とこの上に蒸着やス
パッタリング等の方法によって堆積された導体薄膜をパ
ターニングして形成された配線とから成る薄膜多層配線
が実用化されている。この薄膜多層配線構造において
は, 層間接続のためのコンタクトホールがフォトリソグ
ラフ技術によって形成されるので, ドリルを用いてスル
ーホールが形成される従来の多層プリント配線基板に比
べて高密度化に適している。
【０００４】上記のようにして，基板の単位表面積当た
りの実装密度が向上されてきた。
りの実装密度が向上されてきた。
【０００５】
【発明が解決しようとする課題】一方，基板の両面に集
積回路を搭載することによる実装密度の向上も進められ
ている。例えば, 多層プリント配線基板を用いるSMT で
は, 基板の両面に集積回路パッケージを搭載し, これら
両面の集積回路を多層配線基板に設けられているスルー
ホールを通じて相互接続することが実現されている。こ
れに対して, 薄膜多層配線を用いる従来のベアチップ実
装法においては, その支持体となる基板の片面にのみ薄
膜多層配線が形成され, この面にベアチップが搭載され
るに止まっている。すなわち，薄膜多層配線層の両側に
ベアチップが配置された空間構造にまで発展していな
い。したがって, 高密度実装に対する薄膜多層配線構造
の長所が充分に発揮されていない。これは, 薄膜多層配
線構造に適した寸法の小さいスルーホールを厚い支持基
板に高密度で形成することが実用上困難であるるからで
ある。
積回路を搭載することによる実装密度の向上も進められ
ている。例えば, 多層プリント配線基板を用いるSMT で
は, 基板の両面に集積回路パッケージを搭載し, これら
両面の集積回路を多層配線基板に設けられているスルー
ホールを通じて相互接続することが実現されている。こ
れに対して, 薄膜多層配線を用いる従来のベアチップ実
装法においては, その支持体となる基板の片面にのみ薄
膜多層配線が形成され, この面にベアチップが搭載され
るに止まっている。すなわち，薄膜多層配線層の両側に
ベアチップが配置された空間構造にまで発展していな
い。したがって, 高密度実装に対する薄膜多層配線構造
の長所が充分に発揮されていない。これは, 薄膜多層配
線構造に適した寸法の小さいスルーホールを厚い支持基
板に高密度で形成することが実用上困難であるるからで
ある。
【０００６】本発明は, 薄膜多層配線層の両側にベアチ
ップを配置した実装方法を提供することによって, 集積
回路の実装密度を格段に向上可能とすることを目的とす
る。
ップを配置した実装方法を提供することによって, 集積
回路の実装密度を格段に向上可能とすることを目的とす
る。
【０００７】
【課題を解決するための手段】上記目的は, 集積回路と
該集積回路に接続された端子とが形成された半導体チッ
プが嵌合する凹部を基板の一表面に形成し，該端子が該
基板表面に表出するようにして該半導体チップを該凹部
に嵌合させ，該半導体チップが該凹部に嵌合した該基板
表面全体を覆い且つ該端子に対応するコンタクトホール
を有する絶縁層を形成し，該コンタクトホールを通じて
該端子に接続された第２の端子を有する配線パターンを
該絶縁層上に形成し，第２の集積回路と該第２の集積回
路に接続された第３の端子とが形成された第２の半導体
チップを，該第２の端子に該第３の端子が対向するよう
にして該絶縁層上に重ね合わせるとともに対向する該第
２および第３の端子をそれぞれ接続する諸工程を含むこ
とを特徴とする本発明に係る半導体チップ実装方法, ま
たは，凹部が設けられた一表面を有する基板と, 集積回
路と該集積回路に接続された端子とが形成されており且
つ該端子を表出するようにして該基板の該凹部に嵌合し
ている半導体チップと, 該凹部に該半導体チップが嵌合
している該基板表面上に形成された絶縁層と該絶縁層上
に形成され且つ該絶縁層に設けられたコンタクトホール
を通じて該端子に接続された配線と該配線に接続された
第２の端子とから成る配線層と, 第２の集積回路と該第
２の集積回路に接続された第３の端子とが形成されてお
り且つ該第３の端子が対応する該第２の端子に接触する
ようにして，該配線層上に配置された第２の半導体チッ
プとを備えたことを特徴とする本発明に係る半導体チッ
プの実装構造体によって達成される。
該集積回路に接続された端子とが形成された半導体チッ
プが嵌合する凹部を基板の一表面に形成し，該端子が該
基板表面に表出するようにして該半導体チップを該凹部
に嵌合させ，該半導体チップが該凹部に嵌合した該基板
表面全体を覆い且つ該端子に対応するコンタクトホール
を有する絶縁層を形成し，該コンタクトホールを通じて
該端子に接続された第２の端子を有する配線パターンを
該絶縁層上に形成し，第２の集積回路と該第２の集積回
路に接続された第３の端子とが形成された第２の半導体
チップを，該第２の端子に該第３の端子が対向するよう
にして該絶縁層上に重ね合わせるとともに対向する該第
２および第３の端子をそれぞれ接続する諸工程を含むこ
とを特徴とする本発明に係る半導体チップ実装方法, ま
たは，凹部が設けられた一表面を有する基板と, 集積回
路と該集積回路に接続された端子とが形成されており且
つ該端子を表出するようにして該基板の該凹部に嵌合し
ている半導体チップと, 該凹部に該半導体チップが嵌合
している該基板表面上に形成された絶縁層と該絶縁層上
に形成され且つ該絶縁層に設けられたコンタクトホール
を通じて該端子に接続された配線と該配線に接続された
第２の端子とから成る配線層と, 第２の集積回路と該第
２の集積回路に接続された第３の端子とが形成されてお
り且つ該第３の端子が対応する該第２の端子に接触する
ようにして，該配線層上に配置された第２の半導体チッ
プとを備えたことを特徴とする本発明に係る半導体チッ
プの実装構造体によって達成される。
【０００８】
【作用】図１は本発明の原理説明図であって，同図(a)
は後述する支持基板１の部分斜視図，同図(b) は(a) に
おけるA-B 断面図, 同図(c) は支持基板１に半導体チッ
プ４を実装した状態を示す模式的断面図である。
は後述する支持基板１の部分斜視図，同図(b) は(a) に
おけるA-B 断面図, 同図(c) は支持基板１に半導体チッ
プ４を実装した状態を示す模式的断面図である。
【０００９】すなわち，半導体チップ４より厚の大きい
支持基板１の一表面に，半導体チップ４の厚さと等しい
深さと半導体チップ４が嵌合する平面形状を有する凹部
２を形成する。この凹部２に, 図１(c) に示すように,
半導体チップ４を, 集積回路およびそれに接続された端
子（いずれも図示省略）が形成された面が表出するよう
にして嵌合させる。そして, 従来と同様にして, 支持基
板１の表面に, 例えば液状のポリイミドを塗布して形成
した絶縁層とこの絶縁層上に堆積した例えばアルミニウ
ム薄膜をパターニングして成る配線６とから構成される
薄膜多層配線層５を形成する。集積回路（図示省略）が
形成された第２の半導体チップ７を薄膜多層配線層５上
に重ね合わせ, この集積回路に接続された図示しない端
子を, 例えばバンプ８を介して薄膜多層配線５に接続す
る。このようにして, 薄膜多層配線層５の両側に半導体
チップ４および７が接続された構造ができ上がる。比較
のために図２に示された従来のベアチップ実装構造にお
いては，薄膜多層配線層５の片側に半導体チップ７が搭
載されているのみであり, 本発明によれば, 支持基板１
当たり従来の２倍の実装密度が達成できることが分か
る。
支持基板１の一表面に，半導体チップ４の厚さと等しい
深さと半導体チップ４が嵌合する平面形状を有する凹部
２を形成する。この凹部２に, 図１(c) に示すように,
半導体チップ４を, 集積回路およびそれに接続された端
子（いずれも図示省略）が形成された面が表出するよう
にして嵌合させる。そして, 従来と同様にして, 支持基
板１の表面に, 例えば液状のポリイミドを塗布して形成
した絶縁層とこの絶縁層上に堆積した例えばアルミニウ
ム薄膜をパターニングして成る配線６とから構成される
薄膜多層配線層５を形成する。集積回路（図示省略）が
形成された第２の半導体チップ７を薄膜多層配線層５上
に重ね合わせ, この集積回路に接続された図示しない端
子を, 例えばバンプ８を介して薄膜多層配線５に接続す
る。このようにして, 薄膜多層配線層５の両側に半導体
チップ４および７が接続された構造ができ上がる。比較
のために図２に示された従来のベアチップ実装構造にお
いては，薄膜多層配線層５の片側に半導体チップ７が搭
載されているのみであり, 本発明によれば, 支持基板１
当たり従来の２倍の実装密度が達成できることが分か
る。
【００１０】
【実施例】図３は本発明の一実施例を説明するための要
部断面図であって, 支持基板１は, 例えばシリコンウエ
ハから成る板状部材11とアルミニウムから成る板状部材
12とを積層した構造を有する。支持部材12には半導体チ
ップ４が嵌合する平面形状を有する開口３が設けられて
おり, 半導体チップ４とほぼ同じ厚さを有する。支持部
材11と12との接合は例えば耐熱性の接着剤によって行わ
れる。その他の部分は, 図１と同様である。
部断面図であって, 支持基板１は, 例えばシリコンウエ
ハから成る板状部材11とアルミニウムから成る板状部材
12とを積層した構造を有する。支持部材12には半導体チ
ップ４が嵌合する平面形状を有する開口３が設けられて
おり, 半導体チップ４とほぼ同じ厚さを有する。支持部
材11と12との接合は例えば耐熱性の接着剤によって行わ
れる。その他の部分は, 図１と同様である。
【００１１】図４は本発明の一実施例の工程を説明する
ための部分斜視図である。図４(a)を参照して, 例えば
アルミニウムから成る直径３インチ，厚さ約300 μm の
板状部材12に, 前記半導体チップ４が嵌合する開口３を
形成する。開口３の形成は,打ち抜きまたはエッチング
等の任意の方法で行えばよい。必要に応じて, 複数の開
口３, 例えば16個を４個ずつ４列に等間隔で配置する。
板状部材12としては加工性のよいアルミニウムを用いた
が, 必ずしも導電性を有する材料を選択する必要はな
く, ポリイミド等の高分子フィルムであってもよい。
ための部分斜視図である。図４(a)を参照して, 例えば
アルミニウムから成る直径３インチ，厚さ約300 μm の
板状部材12に, 前記半導体チップ４が嵌合する開口３を
形成する。開口３の形成は,打ち抜きまたはエッチング
等の任意の方法で行えばよい。必要に応じて, 複数の開
口３, 例えば16個を４個ずつ４列に等間隔で配置する。
板状部材12としては加工性のよいアルミニウムを用いた
が, 必ずしも導電性を有する材料を選択する必要はな
く, ポリイミド等の高分子フィルムであってもよい。
【００１２】次いで, 図４(b) に示すように, 例えば直
径３インチ, 厚さ450 μm のシリコンウエハから成る板
状部材11と前記板状部材12とを重ね合わせ, 例えば耐熱
性の接着剤を用いて両板状部材11と12とを接合した。ま
たは, 板状部材11と12とを重ね合わせた状態で，真空中
で500 ℃, 30分間熱処理することにより生じる相互拡散
によって接合する方法を用いてもよい。板状部材11は放
熱性がよく, 機械的強度の高い材料から選択する。
径３インチ, 厚さ450 μm のシリコンウエハから成る板
状部材11と前記板状部材12とを重ね合わせ, 例えば耐熱
性の接着剤を用いて両板状部材11と12とを接合した。ま
たは, 板状部材11と12とを重ね合わせた状態で，真空中
で500 ℃, 30分間熱処理することにより生じる相互拡散
によって接合する方法を用いてもよい。板状部材11は放
熱性がよく, 機械的強度の高い材料から選択する。
【００１３】次いで, 図４(c) に示すように, 端子14が
表出するようにして半導体チップ４を開口３に嵌合させ
る。端子14は, 半導体チップ４に形成されている集積回
路（図示省略）に接続されている。必要に応じて, 例え
ば耐熱性接着剤により, 半導体チップ４を支持部材11に
接合する。板状部材11としては絶縁材料を用いてもよい
が，基板を接地電位にして使用するには, 導電性を有す
る材料を用いるのが都合がよい。さらに, 板状部材11お
よび12は, 熱膨張率が半導体チップ４とできるだけ近い
材料から選択することが望ましい。
表出するようにして半導体チップ４を開口３に嵌合させ
る。端子14は, 半導体チップ４に形成されている集積回
路（図示省略）に接続されている。必要に応じて, 例え
ば耐熱性接着剤により, 半導体チップ４を支持部材11に
接合する。板状部材11としては絶縁材料を用いてもよい
が，基板を接地電位にして使用するには, 導電性を有す
る材料を用いるのが都合がよい。さらに, 板状部材11お
よび12は, 熱膨張率が半導体チップ４とできるだけ近い
材料から選択することが望ましい。
【００１４】次いで, 図５(d) に示すように, 板状部材
12の表面に, 液状の感光性ポリイミド前駆体（モノマ
ー）を塗布し, これに対して所定のパターンを露光した
のち現像を行ってコンタクトホール16を形成する。この
ようにして, 前記半導体チップ４の端子14に対応するコ
ンタクトホール16を有するポリイミド層15が形成され
る。そののち, このポリイミド層15を熱処理して硬化さ
せる。
12の表面に, 液状の感光性ポリイミド前駆体（モノマ
ー）を塗布し, これに対して所定のパターンを露光した
のち現像を行ってコンタクトホール16を形成する。この
ようにして, 前記半導体チップ４の端子14に対応するコ
ンタクトホール16を有するポリイミド層15が形成され
る。そののち, このポリイミド層15を熱処理して硬化さ
せる。
【００１５】次いで, ポリイミド層15の表面全体に, 例
えばアルミニウム薄膜を堆積し, これをパターニングし
て, 図５(e) に示すように, 配線６を形成する。配線６
は,図５(f) に示すように, 半導体チップ４の端子14に
コンタクトホール16を通じて直接に接触している。各々
の配線６には端子18が設けられている。端子18は，多層
の配線６の層間接続または後述するように半導体チップ
との接続のために設けられている。必要に応じて, ポリ
イミド層15の塗布, コンタクトホール16および配線６の
形成を繰り返して, 多層配線構造を構成する。
えばアルミニウム薄膜を堆積し, これをパターニングし
て, 図５(e) に示すように, 配線６を形成する。配線６
は,図５(f) に示すように, 半導体チップ４の端子14に
コンタクトホール16を通じて直接に接触している。各々
の配線６には端子18が設けられている。端子18は，多層
の配線６の層間接続または後述するように半導体チップ
との接続のために設けられている。必要に応じて, ポリ
イミド層15の塗布, コンタクトホール16および配線６の
形成を繰り返して, 多層配線構造を構成する。
【００１６】そして，最上層のポリイミド層15表面に形
成された配線６の各々の端子18に，図示しない半導体チ
ップ７（図１または図３参照）の表面に設けられている
対応する端子（図示省略）を重ね合わせ，例えばフリッ
プチップ等の方法によって互いに接合させる。このよう
にして，薄膜配線層または薄膜多層配線層の両側に半導
体チップを実装した本発明の方法に係る実装構造が完成
する。
成された配線６の各々の端子18に，図示しない半導体チ
ップ７（図１または図３参照）の表面に設けられている
対応する端子（図示省略）を重ね合わせ，例えばフリッ
プチップ等の方法によって互いに接合させる。このよう
にして，薄膜配線層または薄膜多層配線層の両側に半導
体チップを実装した本発明の方法に係る実装構造が完成
する。
【００１７】図６は, それぞれ, 本発明の別の実施例の
構造およびその形成工程を説明するための要部断面図で
ある。図６(a) を参照して, 本実施例の構造において
は, 図３に示す構造にさらに別の薄膜多層配線層21およ
び第３の半導体チップ９が付加されている。薄膜多層配
線層21を形成するために, 第２の半導体チップ７が嵌合
する開口（例えば10mm×10mm) が設けられ, かつ, 半導
体チップ７とほぼ等しい厚さ(300μm)を有する第２の基
板20が薄膜多層配線層５と21との間に介在している。図
６(b) に示すように, 半導体チップ７より厚くかつ半導
体チップ７が嵌合する凹部（貫通する開口でない）22が
設けられた基板20を代わりに介在させてもよい。
構造およびその形成工程を説明するための要部断面図で
ある。図６(a) を参照して, 本実施例の構造において
は, 図３に示す構造にさらに別の薄膜多層配線層21およ
び第３の半導体チップ９が付加されている。薄膜多層配
線層21を形成するために, 第２の半導体チップ７が嵌合
する開口（例えば10mm×10mm) が設けられ, かつ, 半導
体チップ７とほぼ等しい厚さ(300μm)を有する第２の基
板20が薄膜多層配線層５と21との間に介在している。図
６(b) に示すように, 半導体チップ７より厚くかつ半導
体チップ７が嵌合する凹部（貫通する開口でない）22が
設けられた基板20を代わりに介在させてもよい。
【００１８】基板20には薄膜多層配線層５と薄膜多層配
線層21とを接続するためのスルーホール23が設けられて
いる。図６(c) に示すように, このスルーホール23を通
じて相互接続されたランド25および26が基板20の上下表
面にそれぞれ形成されている。ランド25と薄膜多層配線
層５との接続は例えば導電性接着剤により行えばよい。
ランド26と薄膜多層配線層21との接続は薄膜多層配線層
21の配線を構成する導電層を堆積することによって行
う。
線層21とを接続するためのスルーホール23が設けられて
いる。図６(c) に示すように, このスルーホール23を通
じて相互接続されたランド25および26が基板20の上下表
面にそれぞれ形成されている。ランド25と薄膜多層配線
層５との接続は例えば導電性接着剤により行えばよい。
ランド26と薄膜多層配線層21との接続は薄膜多層配線層
21の配線を構成する導電層を堆積することによって行
う。
【００１９】この基板20の上面に, 薄膜多層配線層５と
同様にして, 薄膜多層配線層21を形成するのである。そ
して, 薄膜多層配線層21に半導体チップ９を, 例えば前
記バンプ８と同様の手段を用いて接続する。薄膜多層配
線層21と半導体チップ９との接続は図３および図４を参
照して説明した薄膜多層配線層５と半導体チップ７との
接続と同様にして行えばよい。
同様にして, 薄膜多層配線層21を形成するのである。そ
して, 薄膜多層配線層21に半導体チップ９を, 例えば前
記バンプ８と同様の手段を用いて接続する。薄膜多層配
線層21と半導体チップ９との接続は図３および図４を参
照して説明した薄膜多層配線層５と半導体チップ７との
接続と同様にして行えばよい。
【００２０】上記実施例のようにして, 半導体チップと
薄膜多層配線層とを交互に積層した三次元実装構造が実
現できる。図６の方法を用いれば, 半導体チップを３層
ないしそれ以上の任意の層数に積層することが可能であ
る。
薄膜多層配線層とを交互に積層した三次元実装構造が実
現できる。図６の方法を用いれば, 半導体チップを３層
ないしそれ以上の任意の層数に積層することが可能であ
る。
【００２１】
【発明の効果】本発明によれば, 基板により支持された
薄膜多層配線層の両側に半導体チップが搭載された実装
構造が実現される。さらに, 薄膜多層配線層と半導体チ
ップとが交互に積層された実装構造も可能となる。これ
により, ベアチップによる高密度実装の長所が充分に発
揮可能となり, 半導体装置の小型化および高性能化を促
進する効果がある。
薄膜多層配線層の両側に半導体チップが搭載された実装
構造が実現される。さらに, 薄膜多層配線層と半導体チ
ップとが交互に積層された実装構造も可能となる。これ
により, ベアチップによる高密度実装の長所が充分に発
揮可能となり, 半導体装置の小型化および高性能化を促
進する効果がある。
【図１】 本発明の原理説明図
【図２】 従来のベアチップ実装構造説明図
【図３】 本発明の一実施例説明図
【図４】 本発明の一実施例の工程説明図（その１）
【図５】 本発明の一実施例の工程説明図（その２）
【図６】 本発明の別の実施例説明図
１ 支持基板 11, 12 板状部材 ２, 22 凹部 14, 18 端子 ３ 開口 15 ポリイミド層 ４，７，９ 半導体チップ 16 コンタクトホ
ール ５, 21 薄膜多層配線層 20 基板 ６ 配線 23 スルーホール ８ バンプ 25, 26 ランド
ール ５, 21 薄膜多層配線層 20 基板 ６ 配線 23 スルーホール ８ バンプ 25, 26 ランド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀越 英二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 伊藤 隆司 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (12)
- 【請求項１】 集積回路と該集積回路に接続された端子
とが形成された半導体チップが嵌合する凹部を基板の一
表面に形成する工程と, 該端子が該基板表面に表出するようにして該半導体チッ
プを該凹部に嵌合させる工程と, 該半導体チップが該凹部に嵌合した該基板表面全体を覆
い且つ該端子に対応するコンタクトホールを有する絶縁
層を形成する工程と, 該コンタクトホールを通じて該端子に接続された第２の
端子を有する配線パターンを該絶縁層上に形成する工程
と, 第２の集積回路と該第２の集積回路に接続された第３の
端子とが形成された第２の半導体チップを，該第２の端
子に該第３の端子が対向するようにして該絶縁層上に重
ね合わせるとともに対向する該第２および第３の端子を
それぞれ接続する工程， とを含むことを特徴とする半導体チップの実装方法。 - 【請求項２】 平坦面を有する第１の板状部材と，前記
半導体チップに等しい厚さを有し且つ該半導体チップが
嵌合する前記開口が設けられた第２の板状部材とを接合
して前記凹部が形成された前記基板を形成することを特
徴とする請求項１記の半導体チップの実装方法。 - 【請求項３】 前記基板は導電性材料から成ることを特
徴とする請求項１記載の半導体チップの実装方法。 - 【請求項４】 前記第１の板状部材は導電性材料から成
ることを特徴とする請求項２記載の半導体チップの実装
方法。 - 【請求項５】 前記基板表面に複数の前記凹部を形成
し, 各々の該凹部に第１の前記半導体チップを嵌合させ
るとともに各々の該第１の半導体チップが有する前記端
子に対応するコンタクトホールを通じて該端子にそれぞ
れ接続された複数の前記第２の端子を有する前記配線パ
ターンを前記絶縁層上に形成する工程と， 該絶縁層上に複数の前記第２の半導体チップを，その各
々が有する前記第３の端子が対応する該第２の端子とそ
れぞれ対向するようにして該絶縁層上に配置するととも
に該第２の端子と対応する該第３の端子とをそれぞれ接
続する工程とを含むことを特徴とする請求項１記載の半
導体チップの実装方法。 - 【請求項６】 前記絶縁層の形成および前記第２の端子
に対応するコンタクトホールの形成ならびに前記導電層
の堆積および前記配線パターンへの加工の一連の工程を
繰り返して多層配線構造を形成する工程と, 前記第２の半導体チップの前記第３の端子を該多層配線
構造における最上層の該絶縁層上に形成されている対応
する該第２の端子に接続する工程とを含むことを特徴と
する請求項１または５のいずれかに記載の半導体チップ
の実装方法。 - 【請求項７】 絶縁性材料から成る第３の板状部材の一
表面に，前記第２の半導体チップが嵌合する凹部または
該表面からその裏面まで貫通する開口のいずれかを設け
る工程と， 該凹部または開口に該第２の半導体チップを嵌合させた
状態において前記絶縁層上の前記第２の端子に対向する
位置に設けられた第４の端子を有する第２の配線パター
ンを該第２の基板表面に形成する工程と， 該第２の基板を貫通するスルーホールを通じて該第２の
配線パターンに接続された第５の端子を有する第３の配
線パターンを該第２の基板の裏面に形成する工程と， 該スルーホールと該第３の配線パターンとを有する該第
２の基板における該凹部または開口に該第２の半導体チ
ップを嵌合させるとともに対応する該第２の端子と第４
の端子とを相互接続する工程と， 第３の集積回路と該第３の集積回路に接続された第６の
端子とが形成された第３の半導体チップを，該第２の端
子と相互接続された第４の端子を有する該第２の基板の
裏面における対応する該第５の端子に該第６の端子が対
向するように配置するとともに対応する該第５および第
６の端子を相互接続する工程とを含むことを特徴とする
請求項１，２，５または６記載の半導体チップの実装方
法。 - 【請求項８】 前記第３の配線パターンは， 前記第２の基板上に積層された複数の絶縁層と， 該複数の絶縁層の間にそれぞれ形成され且つ各々の該絶
縁層に設けられたコンタクトホールを通じて相互に接続
された複数の配線パターンとから成る多層配線構造を有
することを特徴とする請求項７記載の半導体チップの実
装方法。 - 【請求項９】 凹部が設けられた一表面を有する基板
と, 集積回路と該集積回路に接続された端子とが形成されて
おり且つ該端子を表出するようにして該基板の該凹部に
嵌合している半導体チップと, 該凹部に該半導体チップが嵌合している該基板表面上に
形成された絶縁層と該絶縁層上に形成され且つ該絶縁層
に設けられたコンタクトホールを通じて該端子に接続さ
れた配線と該配線に接続された第２の端子とから成る配
線層と, 第２の集積回路と該第２の集積回路に接続された第３の
端子とが形成されており且つ該第３の端子が対応する該
第２の端子に接触するようにして，該配線層上に配置さ
れた第２の半導体チップとを備えたことを特徴とする半
導体チップの実装構造体。 - 【請求項10】 絶縁性材料から成り且つ凹部または開口
と前記第２の端子に対応するスルーホールとを有し且つ
該凹部または開口に前記第２の半導体チップが嵌合する
ようにして前記配線層と密着した一表面を有する板状部
材と, 該凹部または開口に該第２の半導体チップが嵌合した状
態にある該板状部材の裏面上にまたは該裏面に形成され
た絶縁層上に配置され且つ該スルーホールを通じて該第
２の端子に接続された第２の配線と, 該第２の配線に接
続された第４の端子とから成る第２の配線層と, 第３の集積回路と該第３の集積回路に接続された第５の
端子とが形成されており且つ該第５の端子が対応する該
第４の端子に接触するようにして該第２の配線層上に配
置された第３の半導体チップとを備えたことを特徴とす
る請求項９記載の半導体チップの実装構造体。 - 【請求項11】 前記配線層は前記絶縁層と配線とが交互
に複数層ずつ積層され且つ複数の該配線は層間接続され
ていることを特徴とする請求項９記載の半導体チップの
実装構造体。 - 【請求項12】 前記第２の配線層は前記絶縁層と第２の
配線とが交互に複数層ずつ積層され且つ複数の該第２の
配線は層間接続されていることを特徴とする請求項10記
載の半導体チップの実装構造体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4290629A JPH06140461A (ja) | 1992-10-29 | 1992-10-29 | 半導体チップの実装方法および実装構造体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4290629A JPH06140461A (ja) | 1992-10-29 | 1992-10-29 | 半導体チップの実装方法および実装構造体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140461A true JPH06140461A (ja) | 1994-05-20 |
Family
ID=17758460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4290629A Withdrawn JPH06140461A (ja) | 1992-10-29 | 1992-10-29 | 半導体チップの実装方法および実装構造体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140461A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003103355A1 (ja) | 2002-05-30 | 2003-12-11 | 太陽誘電株式会社 | 複合多層基板およびそれを用いたモジュール |
| JP2006513581A (ja) * | 2003-01-17 | 2006-04-20 | ゲッツェン ライナー | マイクロシステムの製作法 |
-
1992
- 1992-10-29 JP JP4290629A patent/JPH06140461A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003103355A1 (ja) | 2002-05-30 | 2003-12-11 | 太陽誘電株式会社 | 複合多層基板およびそれを用いたモジュール |
| EP1536673A4 (en) * | 2002-05-30 | 2008-08-27 | Taiyo Yuden Kk | COMPOSITE MULTILAYER SUBSTRATE AND MODULE WITH SUBSTRATE |
| JP2006513581A (ja) * | 2003-01-17 | 2006-04-20 | ゲッツェン ライナー | マイクロシステムの製作法 |
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|---|---|---|---|
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