JPH06140853A - アナログ信号制御回路 - Google Patents
アナログ信号制御回路Info
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- JPH06140853A JPH06140853A JP4309431A JP30943192A JPH06140853A JP H06140853 A JPH06140853 A JP H06140853A JP 4309431 A JP4309431 A JP 4309431A JP 30943192 A JP30943192 A JP 30943192A JP H06140853 A JPH06140853 A JP H06140853A
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- analog
- amplifier
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- energy consumption
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- 238000005265 energy consumption Methods 0.000 abstract 7
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 複数のマルチプレクサを出力する複数のアン
プ回路を備えるアナログ信号制御回路において、回路全
体の消費電力の低減を可能にする。 【構成】 アナログ信号を入力する複数のマルチプレク
サ９，１０と、これらマルチプレクサの出力であるアナ
ログ信号を外部に出力し、かつその消費電力を低減する
機能を有する複数のアンプ回路１４，１５，１６を有
し、マルチプレクサ９，１０を選択する制御信号１に基
づいて第２のデコーダ３で制御信号６，７，８を作成
し、これらの制御信号で動作が停止されているマルチプ
レクサに関係するアンプ回路１４，１５，１６を選択的
に低消費電力状態に設定し、回路全体の消費電力を低減
する。
プ回路を備えるアナログ信号制御回路において、回路全
体の消費電力の低減を可能にする。 【構成】 アナログ信号を入力する複数のマルチプレク
サ９，１０と、これらマルチプレクサの出力であるアナ
ログ信号を外部に出力し、かつその消費電力を低減する
機能を有する複数のアンプ回路１４，１５，１６を有
し、マルチプレクサ９，１０を選択する制御信号１に基
づいて第２のデコーダ３で制御信号６，７，８を作成
し、これらの制御信号で動作が停止されているマルチプ
レクサに関係するアンプ回路１４，１５，１６を選択的
に低消費電力状態に設定し、回路全体の消費電力を低減
する。
Description
【０００１】
【産業上の利用分野】本発明はアナログ信号制御回路に
関し、特にアナログ回路の低消費電力化を図った回路に
関する。
関し、特にアナログ回路の低消費電力化を図った回路に
関する。
【０００２】
【従来の技術】従来の低消費電力化を図ったアナログ信
号制御回路の一例を図３に示す。このアナログ信号制御
回路では、アナログ入力１１が入力される第１のマルチ
プレクサ９と、アナログ入力１２が入力される第２のマ
ルチプレクサ１０を有し、第１のマルチプレクサ９の出
力信号と第２のマルチプレクサ１０の出力信号はそれぞ
れ第１のバッファアンプ１４と第２のバッファアンプ１
５を介してアナログ出力１７、アナログ出力１９に出力
されると共に、両アナログ出力１７，１９はさらにミキ
シングアンプ１６にてミキシングされ、アナログ出力１
８より出力される。これらのアナログ出力１７，１８，
１９に出力されるアナログ入力信号の選択は前記の第１
のマルチプレクサ９および第２のマルチプレクサ１０の
切り替え動作によって行われ、これらのマルチプレクサ
は外部から入力されたｎビットのアナログ入力制御信号
１をデコーダ２によりデコードされたマルチプレクサ制
御信号４，５によって動作し、アナログ入力１１，１２
のうちのどれか１つが入力されるか又は非入力状態とし
て、アナログコモンレベル１３が入力される。
号制御回路の一例を図３に示す。このアナログ信号制御
回路では、アナログ入力１１が入力される第１のマルチ
プレクサ９と、アナログ入力１２が入力される第２のマ
ルチプレクサ１０を有し、第１のマルチプレクサ９の出
力信号と第２のマルチプレクサ１０の出力信号はそれぞ
れ第１のバッファアンプ１４と第２のバッファアンプ１
５を介してアナログ出力１７、アナログ出力１９に出力
されると共に、両アナログ出力１７，１９はさらにミキ
シングアンプ１６にてミキシングされ、アナログ出力１
８より出力される。これらのアナログ出力１７，１８，
１９に出力されるアナログ入力信号の選択は前記の第１
のマルチプレクサ９および第２のマルチプレクサ１０の
切り替え動作によって行われ、これらのマルチプレクサ
は外部から入力されたｎビットのアナログ入力制御信号
１をデコーダ２によりデコードされたマルチプレクサ制
御信号４，５によって動作し、アナログ入力１１，１２
のうちのどれか１つが入力されるか又は非入力状態とし
て、アナログコモンレベル１３が入力される。
【０００３】この回路において、前記第１のバッファア
ンプ１４、第２のバッファアンプ１５、ミキシングアン
プ１６は通常の消費電力状態に対して全ての動作を停止
させ、或いは部分的に動作を停止させる等の消費電力を
低減する機能を持ち、外部から入力される制御信号２５
によってその状態が選択されくようになっている。した
がって、アナログ入力１１，１２が入力されずにアナロ
グコモンレベル１３が入力されるような場合には、制御
信号２５によって全てのアンプを低消費電力状態とする
ことができる。
ンプ１４、第２のバッファアンプ１５、ミキシングアン
プ１６は通常の消費電力状態に対して全ての動作を停止
させ、或いは部分的に動作を停止させる等の消費電力を
低減する機能を持ち、外部から入力される制御信号２５
によってその状態が選択されくようになっている。した
がって、アナログ入力１１，１２が入力されずにアナロ
グコモンレベル１３が入力されるような場合には、制御
信号２５によって全てのアンプを低消費電力状態とする
ことができる。
【０００４】
【発明が解決しようとする課題】上述した従来のアナロ
グ信号制御回路においては、制御信号２５が非アクティ
ブ状態では全てのアンプ１４，１５，１６が駆動状態に
あるため、この際の全システムでの消費電力は全てのア
ンプの総合電力となる。特に、アナログ入力を切り替え
るマルチプレクサの数が多いシステムや、アナログ出力
の数が多いシステムにとっては必然的に内蔵されるバッ
ファアンプやミキシングアンプの数が多くなり、これに
比例してシステム全体の消費電力が増大するとともにア
ナログ出力に大きな負荷が接続される場合、それらの負
荷を駆動するバッファアンプは高駆動能力を得るために
必然的に消費電力の大きなバッファアンプとなり全シス
テムに占める消費電力は多大なものとなる。
グ信号制御回路においては、制御信号２５が非アクティ
ブ状態では全てのアンプ１４，１５，１６が駆動状態に
あるため、この際の全システムでの消費電力は全てのア
ンプの総合電力となる。特に、アナログ入力を切り替え
るマルチプレクサの数が多いシステムや、アナログ出力
の数が多いシステムにとっては必然的に内蔵されるバッ
ファアンプやミキシングアンプの数が多くなり、これに
比例してシステム全体の消費電力が増大するとともにア
ナログ出力に大きな負荷が接続される場合、それらの負
荷を駆動するバッファアンプは高駆動能力を得るために
必然的に消費電力の大きなバッファアンプとなり全シス
テムに占める消費電力は多大なものとなる。
【０００５】例としてＣＭＯＳ回路で実現されたシステ
ムにおいて、消費電力１０ｍＷのアンプ回路が１０個内
蔵された場合、アナログ回路全体では１００ｍＷにも及
び混在するデジタル回路が数ｍＷであるのに対し、消費
電力は多大なものとなる。しかも、マルチプレクサの制
御によっては実際にアナログ信号の伝達に関与するアン
プ回路が１つであった場合には大変効率の悪いシステム
になるという問題がある。本発明の目的は、消費電力の
低減を可能にしたアナログ信号制御回路を提供すること
にある。
ムにおいて、消費電力１０ｍＷのアンプ回路が１０個内
蔵された場合、アナログ回路全体では１００ｍＷにも及
び混在するデジタル回路が数ｍＷであるのに対し、消費
電力は多大なものとなる。しかも、マルチプレクサの制
御によっては実際にアナログ信号の伝達に関与するアン
プ回路が１つであった場合には大変効率の悪いシステム
になるという問題がある。本発明の目的は、消費電力の
低減を可能にしたアナログ信号制御回路を提供すること
にある。
【０００６】
【課題を解決するための手段】本発明は、アナログ信号
を入力する複数のマルチプレクサと、前記マルチプレク
サの出力であるアナログ信号を外部に出力し、かつその
消費電力を低減する機能を有する複数のアンプ回路を有
し、前記マルチプレクサを選択する制御信号に基づいて
前記アンプ回路を選択的に低消費電力状態に設定するよ
うに構成する。
を入力する複数のマルチプレクサと、前記マルチプレク
サの出力であるアナログ信号を外部に出力し、かつその
消費電力を低減する機能を有する複数のアンプ回路を有
し、前記マルチプレクサを選択する制御信号に基づいて
前記アンプ回路を選択的に低消費電力状態に設定するよ
うに構成する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例のブロック回路図であ
る。同図は図３の従来構成と比較のために図示したもの
であり、複数のアナログ信号が入力される第１，第２の
マルチプレクサ９，１０と、これら２つのマルチプレク
サ９，１０の出力信号を外部に出力するためのバッファ
アンプ１４，１５と、２つのマルチプレクサ９，１０か
ら出力されたアナログ信号をミキシングし、外部に出力
するミキシングアンプ１６を備えており、各アンプから
はそれぞれアナログ出力１７，１８，１９が出力され
る。
る。図１は本発明の第１実施例のブロック回路図であ
る。同図は図３の従来構成と比較のために図示したもの
であり、複数のアナログ信号が入力される第１，第２の
マルチプレクサ９，１０と、これら２つのマルチプレク
サ９，１０の出力信号を外部に出力するためのバッファ
アンプ１４，１５と、２つのマルチプレクサ９，１０か
ら出力されたアナログ信号をミキシングし、外部に出力
するミキシングアンプ１６を備えており、各アンプから
はそれぞれアナログ出力１７，１８，１９が出力され
る。
【０００８】また、前記マルチプレクサ９，１０には第
１のデコーダ２が接続され、外部から入力されたｎビッ
トのアナログ入力制御信号１をデコードし、デコードさ
れたマルチプレクサ制御信号４，５によってマルチプレ
クサ９，１０が選択される。更に、ここでは前記アナロ
グ入力制御信号１をデコードする第２のデコーダ３を設
けており、ここでデコードされた制御信号６，７，８を
それぞれ前記アンプ１４，１５，１６に入力させる。前
記各アンプ１４，１５，１６は低消費電力状態に切替設
定されるように構成されていることはこれまでと同じで
ある。
１のデコーダ２が接続され、外部から入力されたｎビッ
トのアナログ入力制御信号１をデコードし、デコードさ
れたマルチプレクサ制御信号４，５によってマルチプレ
クサ９，１０が選択される。更に、ここでは前記アナロ
グ入力制御信号１をデコードする第２のデコーダ３を設
けており、ここでデコードされた制御信号６，７，８を
それぞれ前記アンプ１４，１５，１６に入力させる。前
記各アンプ１４，１５，１６は低消費電力状態に切替設
定されるように構成されていることはこれまでと同じで
ある。
【０００９】この構成によれば、外部から入力されるア
ナログ入力１１の特定の１つを第１のマルチプレクサ９
によって選択し、アナログ出力１７より出力するための
アナログ入力制御信号１が入力された場合において、マ
ルチプレクサ制御信号４によって第１のマルチプレクサ
９のアナログ入力１１の１つのチャンネルが選択される
と共に、マルチプレクサ制御信号５によって非入力状態
とする第２のマルチプレクサ１０はアナログコモンレベ
ル１３が選択される。この時、アナログ入力制御信号１
を第２のデコーダ３でデコードし、制御信号６で第１の
バッファアンプ１４を動作状態とし、第２のバッファア
ンプ１５とミキシングアンプ１６はそれぞれ制御信号
７，８によって低消費電力状態とする。
ナログ入力１１の特定の１つを第１のマルチプレクサ９
によって選択し、アナログ出力１７より出力するための
アナログ入力制御信号１が入力された場合において、マ
ルチプレクサ制御信号４によって第１のマルチプレクサ
９のアナログ入力１１の１つのチャンネルが選択される
と共に、マルチプレクサ制御信号５によって非入力状態
とする第２のマルチプレクサ１０はアナログコモンレベ
ル１３が選択される。この時、アナログ入力制御信号１
を第２のデコーダ３でデコードし、制御信号６で第１の
バッファアンプ１４を動作状態とし、第２のバッファア
ンプ１５とミキシングアンプ１６はそれぞれ制御信号
７，８によって低消費電力状態とする。
【００１０】一方、別のアナログ入力を選択するアナロ
グ入力制御信号１が入力された場合においても第２のデ
コーダ３からの制御信号６，７，８によって任意のバッ
ファアンプ、ミキシングアンプを個々独立して低消費電
力状態とする事ができる。したがって第２のデコーダ３
のデコードを必要なアンプ回路以外は低消費電力状態と
するように設計する事によって、回路の一部を動作させ
る一方で、他の部を低消費電力状態に設定でき、システ
ム全体の消費電力を必要最低限に抑える事が可能とな
る。
グ入力制御信号１が入力された場合においても第２のデ
コーダ３からの制御信号６，７，８によって任意のバッ
ファアンプ、ミキシングアンプを個々独立して低消費電
力状態とする事ができる。したがって第２のデコーダ３
のデコードを必要なアンプ回路以外は低消費電力状態と
するように設計する事によって、回路の一部を動作させ
る一方で、他の部を低消費電力状態に設定でき、システ
ム全体の消費電力を必要最低限に抑える事が可能とな
る。
【００１１】因みに、ＣＭＯＳ回路で実現されたシステ
ムにおいて、消費電力１０ｍＷのアンプ回路が１０個内
蔵され、アナログ信号の伝達に関与するアンプ回路が１
つであった場合においても本発明により、前記アンプ回
路以外を全て低消費電力にする事によってアナログ回路
としては１０ｍＷの消費電力で済み、システム全体とし
て必要最低限の消費電力となる。
ムにおいて、消費電力１０ｍＷのアンプ回路が１０個内
蔵され、アナログ信号の伝達に関与するアンプ回路が１
つであった場合においても本発明により、前記アンプ回
路以外を全て低消費電力にする事によってアナログ回路
としては１０ｍＷの消費電力で済み、システム全体とし
て必要最低限の消費電力となる。
【００１２】図２は本発明の第２実施例を示すブロック
回路図であり、図１と等価な部分には同一符号を付して
ある。同図に示されるように、複数のアナログ信号が入
力される第１，第２のマルチプレクサ１９，２０は、そ
れぞれ第１のデコーダ２からの制御信号４，５が入力さ
れたときに、これに伴う制御信号２１，２２を出力する
ように構成している。そして、制御信号２１は第１のバ
ッファアンプ１４に入力され、制御信号２２は第２のバ
ッファアンプ１５に入力される。また、各制御信号２
１，２２はそれぞれＡＮＤ回路で構成される第２のデコ
ーダ２３に入力され、このデコーダ２３の出力である制
御信号２４はミキシングアンプ１６に入力される。
回路図であり、図１と等価な部分には同一符号を付して
ある。同図に示されるように、複数のアナログ信号が入
力される第１，第２のマルチプレクサ１９，２０は、そ
れぞれ第１のデコーダ２からの制御信号４，５が入力さ
れたときに、これに伴う制御信号２１，２２を出力する
ように構成している。そして、制御信号２１は第１のバ
ッファアンプ１４に入力され、制御信号２２は第２のバ
ッファアンプ１５に入力される。また、各制御信号２
１，２２はそれぞれＡＮＤ回路で構成される第２のデコ
ーダ２３に入力され、このデコーダ２３の出力である制
御信号２４はミキシングアンプ１６に入力される。
【００１３】この構成によれば、外部から入力されるア
ナログ入力１１の特定の１つが第１のマルチプレクサ１
９によって選択し、アナログ出力１７より出力するため
のアナログ入力制御信号１が入力された場合において、
第１のデコーダ２の出力であるマルチプレクサ制御信号
４によって第１のマルチプレクサ１９のアナログ入力１
１の１つのチャンネルが選択されると共に、マルチプレ
クサ制御信号５によって非入力状態とする第２のマルチ
プレクサ２０はアナログコモンレベル１３が選択され
る。この時、第１のマルチプレクサ１９から出力される
制御信号２１はアナログ入力１１のいずれかが入力され
ている場合は、非アクティブ状態となる。したがって、
第１のバッファアンプ１４は動作状態にある。又、第２
のマルチプレクサ２０から出力される制御信号２２は非
入力状態であるアナログコモンレベル１３が入力される
ときは常にアクティブ状態となり、第２のバッファアン
プは低消費電力状態となる。
ナログ入力１１の特定の１つが第１のマルチプレクサ１
９によって選択し、アナログ出力１７より出力するため
のアナログ入力制御信号１が入力された場合において、
第１のデコーダ２の出力であるマルチプレクサ制御信号
４によって第１のマルチプレクサ１９のアナログ入力１
１の１つのチャンネルが選択されると共に、マルチプレ
クサ制御信号５によって非入力状態とする第２のマルチ
プレクサ２０はアナログコモンレベル１３が選択され
る。この時、第１のマルチプレクサ１９から出力される
制御信号２１はアナログ入力１１のいずれかが入力され
ている場合は、非アクティブ状態となる。したがって、
第１のバッファアンプ１４は動作状態にある。又、第２
のマルチプレクサ２０から出力される制御信号２２は非
入力状態であるアナログコモンレベル１３が入力される
ときは常にアクティブ状態となり、第２のバッファアン
プは低消費電力状態となる。
【００１４】一方、制御信号２１，２２が入力される第
２のデコーダ２３の出力である制御信号２４は、制御信
号２１，２２の両方がアクティブ状態である時のみ、ミ
キシングアンプ１６を低消費電力状態とするので、ここ
での動作例としては、ミキシングアンプ１６は動作状態
となる。このように、この実施例においては、マルチプ
レクサにアナログ信号が入力された場合に、そのマルチ
プレクサの出力信号が入力されるアンプ回路は全て動作
状態とし、マルチプレクサが非入力状態にある場合は、
そのマルチプレクサの出力を駆動するアンプ回路は全て
低消費電力状態とする事が可能であるため、アナログ制
御回路として必要最低限の消費電力での機能が実現可能
となる。
２のデコーダ２３の出力である制御信号２４は、制御信
号２１，２２の両方がアクティブ状態である時のみ、ミ
キシングアンプ１６を低消費電力状態とするので、ここ
での動作例としては、ミキシングアンプ１６は動作状態
となる。このように、この実施例においては、マルチプ
レクサにアナログ信号が入力された場合に、そのマルチ
プレクサの出力信号が入力されるアンプ回路は全て動作
状態とし、マルチプレクサが非入力状態にある場合は、
そのマルチプレクサの出力を駆動するアンプ回路は全て
低消費電力状態とする事が可能であるため、アナログ制
御回路として必要最低限の消費電力での機能が実現可能
となる。
【００１５】
【発明の効果】以上説明したように本発明はアナログ制
御回路における各種のアンプ回路を個々独立に低消費電
力状態とする事により、アナログ信号の信号経路となら
ないアンプ回路は全て低消費電力状態とする事が可能と
なる。これによりシステム全体の消費電力をシステムの
機能を実現しつつ、必要最低限に抑える事が可能とな
る。勿論、本発明は回路全体のシステムが増大し、アン
プ回路の数が多くなる場合や、アナログ出力に大きな負
荷が接続されるシステムにおいては特に顕著な効果を有
する。
御回路における各種のアンプ回路を個々独立に低消費電
力状態とする事により、アナログ信号の信号経路となら
ないアンプ回路は全て低消費電力状態とする事が可能と
なる。これによりシステム全体の消費電力をシステムの
機能を実現しつつ、必要最低限に抑える事が可能とな
る。勿論、本発明は回路全体のシステムが増大し、アン
プ回路の数が多くなる場合や、アナログ出力に大きな負
荷が接続されるシステムにおいては特に顕著な効果を有
する。
【図１】本発明のアナログ信号制御回路の第１実施例の
ブロック回路図である。
ブロック回路図である。
【図２】本発明のアナログ信号制御回路の第２実施例の
ブロック回路図である。
ブロック回路図である。
【図３】従来のアナログ信号制御回路の一例のブロック
回路図である。
回路図である。
１ アナログ入力制御信号 ２ 第１のデコーダ ３ 第２のデコーダ ９ 第１のマルチプレクサ １０ 第２のマルチプレクサ １４ 第１のバッファアンプ １５ 第２のバッファアンプ １６ ミキシングアンプ １９ 第１のマルチプレクサ ２０ 第２のマルチプレクサ ２３ 第２のデコーダ
Claims (1)
- 【請求項１】 アナログ信号を入力する複数のマルチプ
レクサと、前記マルチプレクサの出力であるアナログ信
号を外部に出力し、かつその消費電力を低減する機能を
有する複数のアンプ回路を有し、前記マルチプレクサを
選択する制御信号に基づいて前記アンプ回路を選択的に
低消費電力状態に設定するように構成したことを特徴と
するアナログ信号制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04309431A JP3105669B2 (ja) | 1992-10-24 | 1992-10-24 | アナログ信号制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04309431A JP3105669B2 (ja) | 1992-10-24 | 1992-10-24 | アナログ信号制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140853A true JPH06140853A (ja) | 1994-05-20 |
| JP3105669B2 JP3105669B2 (ja) | 2000-11-06 |
Family
ID=17992927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04309431A Expired - Fee Related JP3105669B2 (ja) | 1992-10-24 | 1992-10-24 | アナログ信号制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3105669B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7218152B2 (en) | 2005-01-12 | 2007-05-15 | Kabushiki Kaisha Toshiba | System and method for reducing power consumption associated with the capacitance of inactive portions of a multiplexer |
-
1992
- 1992-10-24 JP JP04309431A patent/JP3105669B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7218152B2 (en) | 2005-01-12 | 2007-05-15 | Kabushiki Kaisha Toshiba | System and method for reducing power consumption associated with the capacitance of inactive portions of a multiplexer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3105669B2 (ja) | 2000-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |