JPH02211714A - 可変遅延回路 - Google Patents
可変遅延回路Info
- Publication number
- JPH02211714A JPH02211714A JP1032150A JP3215089A JPH02211714A JP H02211714 A JPH02211714 A JP H02211714A JP 1032150 A JP1032150 A JP 1032150A JP 3215089 A JP3215089 A JP 3215089A JP H02211714 A JPH02211714 A JP H02211714A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- flip
- flops
- flip flops
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 230000003068 static effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳ （相補型ＭＯＳトランジスタ）回路
で構成された可変遅延回路に関し、特に省電力化を図っ
た回路に関する。
で構成された可変遅延回路に関し、特に省電力化を図っ
た回路に関する。
（従来の技術〕
従来、ＣＭＯＳ回路で構成したフリップフロップを多段
に接続したシフトレジスタ構成の可変遅延回路が提案さ
れている。例えば、第２図に示すように、ｎ個のフリッ
プフロップＦＦ、、ＦＦ、。
に接続したシフトレジスタ構成の可変遅延回路が提案さ
れている。例えば、第２図に示すように、ｎ個のフリッ
プフロップＦＦ、、ＦＦ、。
ＦＦ、、・・・、ＦＦ、、を直列に接続してシフトレジ
スタを構成し、最先のフリップフロップＦＦ、に信号を
入力させ、順次信号をシフトさせて遅延を行うようにし
ている。そして、各フリップフロップの出力を選択器Ｓ
ＥＬに接続し、この選択器ＳＥＬにおいて出力を選択す
ることにより、異なる遅延信号を得ている。
スタを構成し、最先のフリップフロップＦＦ、に信号を
入力させ、順次信号をシフトさせて遅延を行うようにし
ている。そして、各フリップフロップの出力を選択器Ｓ
ＥＬに接続し、この選択器ＳＥＬにおいて出力を選択す
ることにより、異なる遅延信号を得ている。
上述した従来の可変遅延回路では、フリシブフロップか
ら出力される信号は順次次段のフリップフロップに入力
されているため、遅延量が少ない場合、即ち一部のフリ
ップフロップを利用する場合でも全てのフリップフロッ
プが動作されている。
ら出力される信号は順次次段のフリップフロップに入力
されているため、遅延量が少ない場合、即ち一部のフリ
ップフロップを利用する場合でも全てのフリップフロッ
プが動作されている。
このため、電力消費を低減するために各フリップフロッ
プをＣＭＯＳで構成した場合でも、各フリップフロップ
は常時動作状態とされており、電力消費低減の効果が得
られないという問題がある。
プをＣＭＯＳで構成した場合でも、各フリップフロップ
は常時動作状態とされており、電力消費低減の効果が得
られないという問題がある。
本発明は電力消費の低減を可能にした可変遅延回路を提
供することを目的とする。
供することを目的とする。
本発明の可変遅延回路は、多段に構成されたフリップフ
ロップの各出力側に夫々切替器を接続し、これらの切替
器を夫々次段のフリップフロップと出力側とに切替え得
るように構成している。
ロップの各出力側に夫々切替器を接続し、これらの切替
器を夫々次段のフリップフロップと出力側とに切替え得
るように構成している。
上述した構成では、出力側に切替えた切替器以降のフリ
ップフロップの動作を停止し、これらフリップフロップ
における消費電力を低減する。
ップフロップの動作を停止し、これらフリップフロップ
における消費電力を低減する。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例のブロック構成図である。図
において、ＣＭＯＳ回路で構成したｎ個のフリップフロ
ップＦＦ、、ＦＦｚ 、ＦＦ３ 、・・・ＦＦ１１を直
列に接続し、これらでシフトレジスタを構成している。
において、ＣＭＯＳ回路で構成したｎ個のフリップフロ
ップＦＦ、、ＦＦｚ 、ＦＦ３ 、・・・ＦＦ１１を直
列に接続し、これらでシフトレジスタを構成している。
また、各フリップフロップの出力側には夫々切替器ＳＷ
＋ 、ＳＷｚ 、ＳＷ３ 、・・・ＳＷ７を接続してい
る。これらの切替器は常態では一方の接点に接続され、
操作によっていずれか１つの切替器のみを選択的に他方
の接点に切替え得るように構成している。そして、これ
らの切替器は、一方の接点を次段のフリップフロップの
入力に接続し、他方の接点を出力として共通に接続して
いる。なお、最後段の切替器ＳＷ７の一方の接点は開放
されている。
＋ 、ＳＷｚ 、ＳＷ３ 、・・・ＳＷ７を接続してい
る。これらの切替器は常態では一方の接点に接続され、
操作によっていずれか１つの切替器のみを選択的に他方
の接点に切替え得るように構成している。そして、これ
らの切替器は、一方の接点を次段のフリップフロップの
入力に接続し、他方の接点を出力として共通に接続して
いる。なお、最後段の切替器ＳＷ７の一方の接点は開放
されている。
この構成によれば、切替器のいずれか１つを選択して接
点を他方に切り替えることにより、選択された切替器ま
での数のフリップフロップを通過された信号を出力とし
て取り出すことができ、任意の遅延量を得ることができ
る。例えば、第１図の例では、切替器Ｓ Ｗ ｔを選択
して切り替えているため、信号はフリップフロップＦＦ
、、ＦＦ。
点を他方に切り替えることにより、選択された切替器ま
での数のフリップフロップを通過された信号を出力とし
て取り出すことができ、任意の遅延量を得ることができ
る。例えば、第１図の例では、切替器Ｓ Ｗ ｔを選択
して切り替えているため、信号はフリップフロップＦＦ
、、ＦＦ。
による遅延のみが行われる。
そして、この場合、選択された切替器ＳＷ２以降のフリ
ップフロップＦＦ、、・・・、ＦＦ、１には信号が入力
されないため、これらのフリップフロップは静止状態と
なり、実質的に動作が停止される。
ップフロップＦＦ、、・・・、ＦＦ、１には信号が入力
されないため、これらのフリップフロップは静止状態と
なり、実質的に動作が停止される。
これにより、少なくとも切替器ＳＷ２以降の７リツプフ
ロツプＦＦ、、・・・、ＦＦ、が動作する分の消費電力
を低減することが可能になる。
ロツプＦＦ、、・・・、ＦＦ、が動作する分の消費電力
を低減することが可能になる。
以上説明したように本発明は、多段に構成されたフリッ
プフロップの各出力側に夫々切替器を接続し、これらの
切替器を夫々次段のフリップフロップと出力側ケに切替
え得るように構成しているので、切替器を選択して出力
側に切り替えることで任意の遅延量を得ることができ、
かつその切替器以降のフリップフロップの動作を停止し
、これらフリップフロップにおける消費電力を低減する
ことができる効果がある。
プフロップの各出力側に夫々切替器を接続し、これらの
切替器を夫々次段のフリップフロップと出力側ケに切替
え得るように構成しているので、切替器を選択して出力
側に切り替えることで任意の遅延量を得ることができ、
かつその切替器以降のフリップフロップの動作を停止し
、これらフリップフロップにおける消費電力を低減する
ことができる効果がある。
第１図は本発明の一実施例のブロック構成図、第２図は
従来の可変遅延回路のブロック図である。 ＦＦ、−ＦＦ、・・・フリップフロップ（レジスタ）、
ｓｗ、−ｓｗ、・・・切替器、ＳＥＬ・・・選択器。
従来の可変遅延回路のブロック図である。 ＦＦ、−ＦＦ、・・・フリップフロップ（レジスタ）、
ｓｗ、−ｓｗ、・・・切替器、ＳＥＬ・・・選択器。
Claims (1)
- １、ＣＭＯＳ回路で構成されるフリップフロップを多段
に接続し、これらフリップフロップを選択することによ
り出力の遅延を可変する回路において、前記各フリップ
フロップの出力側に夫々切替器を接続し、これらの切替
器は夫々次段のフリップフロップと出力側とに切替え得
るように構成したことを特徴とする可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1032150A JP2746982B2 (ja) | 1989-02-10 | 1989-02-10 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1032150A JP2746982B2 (ja) | 1989-02-10 | 1989-02-10 | 可変遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02211714A true JPH02211714A (ja) | 1990-08-23 |
| JP2746982B2 JP2746982B2 (ja) | 1998-05-06 |
Family
ID=12350882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1032150A Expired - Lifetime JP2746982B2 (ja) | 1989-02-10 | 1989-02-10 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2746982B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54144853A (en) * | 1978-05-04 | 1979-11-12 | Nippon Telegr & Teleph Corp <Ntt> | Variable delay circuit |
| JPS60253315A (ja) * | 1984-05-30 | 1985-12-14 | Nec Corp | 可変遅延回路 |
-
1989
- 1989-02-10 JP JP1032150A patent/JP2746982B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54144853A (en) * | 1978-05-04 | 1979-11-12 | Nippon Telegr & Teleph Corp <Ntt> | Variable delay circuit |
| JPS60253315A (ja) * | 1984-05-30 | 1985-12-14 | Nec Corp | 可変遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2746982B2 (ja) | 1998-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06196958A (ja) | プログラマブル可変長遅延回路 | |
| JPH02211714A (ja) | 可変遅延回路 | |
| JPH0214813B2 (ja) | ||
| JPH04282913A (ja) | バイパス回路内蔵形半導体集積回路 | |
| JPH06140853A (ja) | アナログ信号制御回路 | |
| JPH05232188A (ja) | 半導体集積回路の試験回路 | |
| JPS63205582A (ja) | Ｌｓｉテスト回路 | |
| JPS6248319B2 (ja) | ||
| WO2005006394A3 (en) | Circuit for testing and fine tuning integrated circuit (switch control circuit) | |
| KR940007650A (ko) | 마이크로 컴퓨터 | |
| JPH02137242A (ja) | ディジタル集積回路 | |
| JPH06203477A (ja) | 磁気ディスク装置 | |
| JPH0494211A (ja) | チャタリング除去回路 | |
| RU2001117273A (ru) | Интегральный каскадный логический модуль "яйлеткан" | |
| JPH11312967A (ja) | 高速高駆動型信号伝送回路 | |
| JPH06324111A (ja) | 半導体集積回路 | |
| JPH09246928A (ja) | マルチプレクサ | |
| JPH0285779A (ja) | 入出力回路 | |
| JPH0360052A (ja) | 半導体集積回路装置 | |
| JPS63283227A (ja) | 回線切替装置制御回路 | |
| JPH01125009A (ja) | 出力回路 | |
| JPS60117917A (ja) | リングカウンタ | |
| JPH04334044A (ja) | 集積回路 | |
| JPH01300618A (ja) | バスドライバ回路 | |
| JPS635278A (ja) | 半導体集積回路の試験回路 |