JPH0614537B2 - Ｉ▲下２▼ｌ半導体装置 - Google Patents
Ｉ▲下２▼ｌ半導体装置Info
- Publication number
- JPH0614537B2 JPH0614537B2 JP60235410A JP23541085A JPH0614537B2 JP H0614537 B2 JPH0614537 B2 JP H0614537B2 JP 60235410 A JP60235410 A JP 60235410A JP 23541085 A JP23541085 A JP 23541085A JP H0614537 B2 JPH0614537 B2 JP H0614537B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- transistor
- type
- well
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は、消費電力の低減を図ったＩ２Ｌ半導体装置
に関する。
に関する。
［発明の技術的背景とその問題点］ 最近アナログＬＳＩの高集積化、高機能化をはかるうえ
で、アナログ素子と容易に共存しやすく高集積密度、低
消費電力の特長を併せもつ所謂Ｉ２Ｌデジタル素子との
混載化が種々行なわれている。従来特開昭６０−１２７
５５等が知られている。
で、アナログ素子と容易に共存しやすく高集積密度、低
消費電力の特長を併せもつ所謂Ｉ２Ｌデジタル素子との
混載化が種々行なわれている。従来特開昭６０−１２７
５５等が知られている。
第４図はアナログ回路（図示せず）が形成されていると
同一の基板に形成され、例えば論理回路を構成する所謂
Ｉ２Ｌ半導体装置の構造の一従来例を示す断面図であ
る。同図において、１０１はＰ型シリコン基板（以下
「基板」と呼ぶ。）であり、この基板１０１に埋込用の
Ｎ＋拡散領域（以下「Ｎ＋埋込層」と呼ぶ。）１０３が
形成され、このＮ＋埋込層１０３の上部にＮ-エピタキ
シャル層（以下「Ｎ-エピ層」と呼ぶ。）１０５が形成
されており、このＮ-エピ層１０５中にはＮ型の領域
（以下「Ｎウェル」と呼ぶ。）１０７が形成されてい
る。そして、このＮウェル１０７中にはマルチコレクタ
を有するＮＰＮ型バイポーラトランジスタ（以下「逆ト
ランジスタ」と呼ぶ。）１０９と、ＰＮＰ型バイポーラ
トランジスタ（以下「ラテラルトランジスタ」と呼
ぶ。）１１１が形成されており、この逆トランジスタ１
０９とラテラルトランジスタ１１１とによりＩ２Ｌ回路
が構成されている。
同一の基板に形成され、例えば論理回路を構成する所謂
Ｉ２Ｌ半導体装置の構造の一従来例を示す断面図であ
る。同図において、１０１はＰ型シリコン基板（以下
「基板」と呼ぶ。）であり、この基板１０１に埋込用の
Ｎ＋拡散領域（以下「Ｎ＋埋込層」と呼ぶ。）１０３が
形成され、このＮ＋埋込層１０３の上部にＮ-エピタキ
シャル層（以下「Ｎ-エピ層」と呼ぶ。）１０５が形成
されており、このＮ-エピ層１０５中にはＮ型の領域
（以下「Ｎウェル」と呼ぶ。）１０７が形成されてい
る。そして、このＮウェル１０７中にはマルチコレクタ
を有するＮＰＮ型バイポーラトランジスタ（以下「逆ト
ランジスタ」と呼ぶ。）１０９と、ＰＮＰ型バイポーラ
トランジスタ（以下「ラテラルトランジスタ」と呼
ぶ。）１１１が形成されており、この逆トランジスタ１
０９とラテラルトランジスタ１１１とによりＩ２Ｌ回路
が構成されている。
逆トランジスタ１０９は、Ｎウェル１０７に形成された
Ｐ型の領域をベース領域１１３とし、このＰ型の領域内
に所定間隔だけ離れて２つのＮ＋型の領域が形成されて
おり、それぞれのＮ＋型の領域を逆トランジスタ１０９
の第１コレクタ領域１１７，第２コレクタ領域１１９と
し、Ｎウェル１０７をエミッタ領域とするように形成さ
れている。なお、ベース領域１１３及び第１コレクタ領
域１１７，第２コレクタ領域１１９には、それぞれの領
域と同一の基板１０１上に形成される周辺回路とを接続
するためのアルミ配線１１５a ，１１５b ，１１５c が
形成されている。また、Ｎウェル１０７中には、逆トラ
ンジスタ１０９及びラテラルトランジスタ１１１をとり
囲むように高濃度に拡散されたＮ＋型の領域１２１a ，
１２１b が形成され、それぞれのＮ＋型の領域１２１a
，１２１b 内にはＮ＋型のコンタクト用の領域１２３a
，１２３b がそれぞれ形成されており、Ｎ＋型のコン
タクト用の領域１２３a とアルミ配線１２５とはコンタ
クトがとられており、この配線１２５を介して逆トラン
ジスタ１０９のエミッタ領域はグランドに接続されてい
る。
Ｐ型の領域をベース領域１１３とし、このＰ型の領域内
に所定間隔だけ離れて２つのＮ＋型の領域が形成されて
おり、それぞれのＮ＋型の領域を逆トランジスタ１０９
の第１コレクタ領域１１７，第２コレクタ領域１１９と
し、Ｎウェル１０７をエミッタ領域とするように形成さ
れている。なお、ベース領域１１３及び第１コレクタ領
域１１７，第２コレクタ領域１１９には、それぞれの領
域と同一の基板１０１上に形成される周辺回路とを接続
するためのアルミ配線１１５a ，１１５b ，１１５c が
形成されている。また、Ｎウェル１０７中には、逆トラ
ンジスタ１０９及びラテラルトランジスタ１１１をとり
囲むように高濃度に拡散されたＮ＋型の領域１２１a ，
１２１b が形成され、それぞれのＮ＋型の領域１２１a
，１２１b 内にはＮ＋型のコンタクト用の領域１２３a
，１２３b がそれぞれ形成されており、Ｎ＋型のコン
タクト用の領域１２３a とアルミ配線１２５とはコンタ
クトがとられており、この配線１２５を介して逆トラン
ジスタ１０９のエミッタ領域はグランドに接続されてい
る。
ラテラルトランジスタ１１１は、Ｎウェル１０７をベー
ス領域とし、逆トランジスタ１０９のＰ型のベース領域
１１３をコレクタ領域とし、Ｎウェル１０７内に形成さ
れたＰ型の領域をエミッタ領域１２７とするように形成
されており、このエミッタ領域１２７には、アルミ配線
１２９を介してバイアス電流が供給されている。すなわ
ち、一つのＩ２Ｌ回路においては、ラテラルトランジス
タ１１１のベース領域と逆トランジスタ１０９のエミッ
タ領域とはＮウェル１０７を共通の領域となるように形
成され、さらに、ラテラルトランジスタ１１１のコレク
タ領域は逆トランジスタ１０９のベース領域となるよう
に形成されることになる。なお、１３１は酸化膜（Ｓｉ
Ｏ２膜）であり、１３３は基板１０１上に形成される周
辺回路を互いに分離するためのＰ＋型の素子分離領域で
ある。
ス領域とし、逆トランジスタ１０９のＰ型のベース領域
１１３をコレクタ領域とし、Ｎウェル１０７内に形成さ
れたＰ型の領域をエミッタ領域１２７とするように形成
されており、このエミッタ領域１２７には、アルミ配線
１２９を介してバイアス電流が供給されている。すなわ
ち、一つのＩ２Ｌ回路においては、ラテラルトランジス
タ１１１のベース領域と逆トランジスタ１０９のエミッ
タ領域とはＮウェル１０７を共通の領域となるように形
成され、さらに、ラテラルトランジスタ１１１のコレク
タ領域は逆トランジスタ１０９のベース領域となるよう
に形成されることになる。なお、１３１は酸化膜（Ｓｉ
Ｏ２膜）であり、１３３は基板１０１上に形成される周
辺回路を互いに分離するためのＰ＋型の素子分離領域で
ある。
ところで、このようにＮエピ層１０５内にこのＮ-エピ
層よりも不純物濃度の高いＮウェル１０７を形成して、
このＮウェル１０７に逆トランジスタ１０９とラテラル
トランジスタ１１１を形成した場合にあっては、逆トラ
ンジスタ１０９のエミッタ領域の不純物濃度が高まり、
エミッタ注入効率が改善されることになる。したがっ
て、逆トランジスタ１０９の電流増幅率を高めることが
できるとともにエミッタ領域に流れ込むホールの注入量
を減少させることができるために、応答速度の高速化を
図ることができるという利点がある。その反面、逆トラ
ンジスタ１０９のエミッタ領域はラテラルトランジスタ
１１１のベース領域でもあるので、ラテラルトランジス
タ１１１のエミッタ注入効率が低下して電流増幅率が減
少することになり、Ｎウェル１０７を形成しないでＮ-
エピ層１０５に逆トランジスタ１０９とラテラルトラン
シスタ１１１を形成した場合と同じ応答速度を得るため
には、Ｎウェル１０７を形成しない場合に比べて多くの
バイアス電流が必要となり、消費電力の増大を招くとい
う問題が生じることになる。
層よりも不純物濃度の高いＮウェル１０７を形成して、
このＮウェル１０７に逆トランジスタ１０９とラテラル
トランジスタ１１１を形成した場合にあっては、逆トラ
ンジスタ１０９のエミッタ領域の不純物濃度が高まり、
エミッタ注入効率が改善されることになる。したがっ
て、逆トランジスタ１０９の電流増幅率を高めることが
できるとともにエミッタ領域に流れ込むホールの注入量
を減少させることができるために、応答速度の高速化を
図ることができるという利点がある。その反面、逆トラ
ンジスタ１０９のエミッタ領域はラテラルトランジスタ
１１１のベース領域でもあるので、ラテラルトランジス
タ１１１のエミッタ注入効率が低下して電流増幅率が減
少することになり、Ｎウェル１０７を形成しないでＮ-
エピ層１０５に逆トランジスタ１０９とラテラルトラン
シスタ１１１を形成した場合と同じ応答速度を得るため
には、Ｎウェル１０７を形成しない場合に比べて多くの
バイアス電流が必要となり、消費電力の増大を招くとい
う問題が生じることになる。
［発明の目的］ この発明は、上記に鑑みてなされたもので、その目的と
するところは、応答速度の高速性を維持したまま、消費
電力の低減を図ったＩ２Ｌ半導体装置を提供することに
ある。
するところは、応答速度の高速性を維持したまま、消費
電力の低減を図ったＩ２Ｌ半導体装置を提供することに
ある。
［発明の概要］ 上記目的を達成するために、この発明は、第１導電型の
半導体基板と、この半導体基板上に形成された第２導電
型のエピタキシャル層と、このエピタキシャル層と前記
半導体基板との間に形成された第２導電型の埋込層と、
この埋込層に接して前記エピタキシャル層の一部に形成
されエピタキシャル層よりも不純物濃度が高い第２導電
型のウェル領域と、このウェル領域中に形成された第１
導電型の拡散領域と、この拡散領域中に形成され前記ウ
ェル領域をエミッタ、前記第１導電型の拡散領域をベー
スとするトランジスタのコレクタを構成する少なくとも
１つの第２導電型の拡散領域と、前記エピタキシャル層
中に形成され、前記第１導電型の拡散領域をコレクタ、
前記エピタキシャル層をベースとするトランシスタのエ
ミッタを構成する第１の導電型の拡散領域とを有するこ
とを要旨する。
半導体基板と、この半導体基板上に形成された第２導電
型のエピタキシャル層と、このエピタキシャル層と前記
半導体基板との間に形成された第２導電型の埋込層と、
この埋込層に接して前記エピタキシャル層の一部に形成
されエピタキシャル層よりも不純物濃度が高い第２導電
型のウェル領域と、このウェル領域中に形成された第１
導電型の拡散領域と、この拡散領域中に形成され前記ウ
ェル領域をエミッタ、前記第１導電型の拡散領域をベー
スとするトランジスタのコレクタを構成する少なくとも
１つの第２導電型の拡散領域と、前記エピタキシャル層
中に形成され、前記第１導電型の拡散領域をコレクタ、
前記エピタキシャル層をベースとするトランシスタのエ
ミッタを構成する第１の導電型の拡散領域とを有するこ
とを要旨する。
［発明の実施例］ 以下、図面を用いてこの発明の実施例を説明する。
第１図はこの発明の一実施例に係るＩ２Ｌ半導体装置の
断面構造を示す図であり、Ｉ２Ｌ半導体装置は、Ｐ型の
シリコン基板（以下「基板」と呼ぶ。）１に形成された
マルチコレクタのＮＰＮ型バイポーラトランジスタ（以
下「逆トランジスタ」と呼ぶ。）３と、この逆トランジ
スタ３に隣接するように形成されたＰＮＰ型バイポーラ
トランジスタ（以下「ラテラルトランジスタ」と呼
ぶ。）５とにより構成されている。
断面構造を示す図であり、Ｉ２Ｌ半導体装置は、Ｐ型の
シリコン基板（以下「基板」と呼ぶ。）１に形成された
マルチコレクタのＮＰＮ型バイポーラトランジスタ（以
下「逆トランジスタ」と呼ぶ。）３と、この逆トランジ
スタ３に隣接するように形成されたＰＮＰ型バイポーラ
トランジスタ（以下「ラテラルトランジスタ」と呼
ぶ。）５とにより構成されている。
そして、基板１上のラテラルトランジスタ５が形成され
る下方に位置する部分には、Ｎ＋型の拡散領域（以下
「Ｎ＋埋込層」と呼ぶ。）７が形成され、また、逆トラ
ンジスタ３が形成される下方に位置する部分には、不純
物として例えばリンを用いてＮ＋埋込層７よりも厚いＮ
＋型の拡散領域（以下「厚肉Ｎ＋埋込層」と呼ぶ。）９
が形成されており、この厚肉Ｎ＋埋込層９及びＮ＋埋込
層７の上部にはＮ-エピタキシャル層（以下「Ｎ-エピ
層」と呼ぶ。）１１が形成されている。厚肉Ｎ＋埋込層
９の上部のＮ-エピ層１１には、深さを例えば５〜６μ
ｍ程度とする浅いＮ型の領域（以下「Ｎウェル」と呼
ぶ。）１３が、厚肉Ｎ＋埋込層９と接するように形成さ
れており、このＮウェル１３内にＰ型の拡散領域１５が
形成され、さらにこのＰ型の拡散領域１５の中には、少
なくとも１つのＮ＋型の拡散領域１７，１９が形成され
ており、Ｎウェル１３をエミッタ領域とし、Ｐ型の拡散
領域１５をベース領域とし、Ｎ＋型の拡散領域１７，１
９をそれぞれ第１コレクタ領域，第２コレクタ領域とし
て逆トランジスタ３が形成されている。なお、この逆ト
ランジスタ３のベース領域及び第１，第２コレクタ領域
には、このベース領域及び第１，第２コレクタ領域と基
板１上に形成される周辺回路とをそれぞれ接続するため
のアルミ配線２１a ，２１b ，２１c が形成されてい
る。また、Ｎ-エピ層１１には逆トランジスタ３とラテ
ラルトランジスタ５が形成される領域を囲むように、高
濃度に拡散されたＮ＋型の領域２３a ，２３b が形成さ
れており、それぞれのＮ＋型の領域２３a ，２３b 内に
はＮ＋型のコンタクト用領域２５a ，２５b がそれぞれ
形成され、Ｎ＋型のコンタクト用領域２５a にはアルミ
配線２７がコンタクトされ、このアルミ配線２７を介し
てＮウェル１３，すなわち、逆トランジスタ３のエミッ
タ領域がグランドに接続されている。
る下方に位置する部分には、Ｎ＋型の拡散領域（以下
「Ｎ＋埋込層」と呼ぶ。）７が形成され、また、逆トラ
ンジスタ３が形成される下方に位置する部分には、不純
物として例えばリンを用いてＮ＋埋込層７よりも厚いＮ
＋型の拡散領域（以下「厚肉Ｎ＋埋込層」と呼ぶ。）９
が形成されており、この厚肉Ｎ＋埋込層９及びＮ＋埋込
層７の上部にはＮ-エピタキシャル層（以下「Ｎ-エピ
層」と呼ぶ。）１１が形成されている。厚肉Ｎ＋埋込層
９の上部のＮ-エピ層１１には、深さを例えば５〜６μ
ｍ程度とする浅いＮ型の領域（以下「Ｎウェル」と呼
ぶ。）１３が、厚肉Ｎ＋埋込層９と接するように形成さ
れており、このＮウェル１３内にＰ型の拡散領域１５が
形成され、さらにこのＰ型の拡散領域１５の中には、少
なくとも１つのＮ＋型の拡散領域１７，１９が形成され
ており、Ｎウェル１３をエミッタ領域とし、Ｐ型の拡散
領域１５をベース領域とし、Ｎ＋型の拡散領域１７，１
９をそれぞれ第１コレクタ領域，第２コレクタ領域とし
て逆トランジスタ３が形成されている。なお、この逆ト
ランジスタ３のベース領域及び第１，第２コレクタ領域
には、このベース領域及び第１，第２コレクタ領域と基
板１上に形成される周辺回路とをそれぞれ接続するため
のアルミ配線２１a ，２１b ，２１c が形成されてい
る。また、Ｎ-エピ層１１には逆トランジスタ３とラテ
ラルトランジスタ５が形成される領域を囲むように、高
濃度に拡散されたＮ＋型の領域２３a ，２３b が形成さ
れており、それぞれのＮ＋型の領域２３a ，２３b 内に
はＮ＋型のコンタクト用領域２５a ，２５b がそれぞれ
形成され、Ｎ＋型のコンタクト用領域２５a にはアルミ
配線２７がコンタクトされ、このアルミ配線２７を介し
てＮウェル１３，すなわち、逆トランジスタ３のエミッ
タ領域がグランドに接続されている。
また、Ｎ-エピ層１１にはＮウェル１３と所定の間隔だ
け離れてＰ型の拡散領域２９が形成されており、このＰ
型の拡散領域２９をエミッタ領域とし、Ｎ-エピ層１１
をベース領域とし、Ｎウェル１３を介してＰ型の領域１
５をコレクタ領域としてラテラルトランジスタ５が形成
されており、Ｐ型の拡散領域２９にはアルミ配線３１が
コンタクトされている。したがって、ラテラルトランジ
スタ５のコレクタ領域は逆トランジスタ３のベース領域
となるように形成されている。なお、３３は酸化膜（Ｓ
ｉＯ２膜）であり、３５は基板１上に形成される周辺回
路をお互いに分離するためのＰ＋型の素子分離領域であ
る。
け離れてＰ型の拡散領域２９が形成されており、このＰ
型の拡散領域２９をエミッタ領域とし、Ｎ-エピ層１１
をベース領域とし、Ｎウェル１３を介してＰ型の領域１
５をコレクタ領域としてラテラルトランジスタ５が形成
されており、Ｐ型の拡散領域２９にはアルミ配線３１が
コンタクトされている。したがって、ラテラルトランジ
スタ５のコレクタ領域は逆トランジスタ３のベース領域
となるように形成されている。なお、３３は酸化膜（Ｓ
ｉＯ２膜）であり、３５は基板１上に形成される周辺回
路をお互いに分離するためのＰ＋型の素子分離領域であ
る。
第２図は、第１図に断面構造で示したＩ２Ｌ半導体装置
の等価回路図である。同図において、逆トランジスタ３
のベース３７はアルミ配線２１a に接続され、第１コレ
クタ４１及び第２コレクタ４３はそれぞれアルミ配線２
１c ，２１b に接続されており、エミッタ４９はアルミ
配線２７を介してグランドに接続されている。また、ラ
テラルトランジスタ５のベース５１は逆トランジスタ３
のエミッタ４９に接続され、コレクタ５３は逆トランジ
スタ３のベース３７に接続されており、エミッタ５５は
アルミ配線３１（インジェクタ端子）に接続されバイア
ス電流が供給されている。
の等価回路図である。同図において、逆トランジスタ３
のベース３７はアルミ配線２１a に接続され、第１コレ
クタ４１及び第２コレクタ４３はそれぞれアルミ配線２
１c ，２１b に接続されており、エミッタ４９はアルミ
配線２７を介してグランドに接続されている。また、ラ
テラルトランジスタ５のベース５１は逆トランジスタ３
のエミッタ４９に接続され、コレクタ５３は逆トランジ
スタ３のベース３７に接続されており、エミッタ５５は
アルミ配線３１（インジェクタ端子）に接続されバイア
ス電流が供給されている。
このような構成を有するＩ２Ｌ半導体装置にあって、Ｎ
ウェル１３が逆トランジスタ３が形成されている部分に
だけ、拡散深さを浅く厚肉Ｎ＋埋込層９に接するように
形成されているため、Ｎウェル１３の不純物濃度が例え
ば１０１６〜１０１７cm-3程度と高くなり、十分なトラ
ンジスタのエミッタ設置電流増幅率を得ることができ、
さらに、ホールの蓄積が少なくなるために応答性も良く
なる。また、ラテラルトランジスタ５のベース領域はＮ
-エピ層１１としているので、Ｐ型領域２９からのホー
ルの注入効率が高くなるとともにラテラルトランジスタ
５のエミッタ接地電流増幅率も例えば４〜５と高くな
り、さらに、エミッタへの電子の逆注入電流（ベース電
流）が少なくなり消費電力を低減することができる。
ウェル１３が逆トランジスタ３が形成されている部分に
だけ、拡散深さを浅く厚肉Ｎ＋埋込層９に接するように
形成されているため、Ｎウェル１３の不純物濃度が例え
ば１０１６〜１０１７cm-3程度と高くなり、十分なトラ
ンジスタのエミッタ設置電流増幅率を得ることができ、
さらに、ホールの蓄積が少なくなるために応答性も良く
なる。また、ラテラルトランジスタ５のベース領域はＮ
-エピ層１１としているので、Ｐ型領域２９からのホー
ルの注入効率が高くなるとともにラテラルトランジスタ
５のエミッタ接地電流増幅率も例えば４〜５と高くな
り、さらに、エミッタへの電子の逆注入電流（ベース電
流）が少なくなり消費電力を低減することができる。
なお、この実施例においては、逆トランジスタ３が形成
された領域の真下の部分に厚肉のＮ＋型埋込層９を形成
したが、ラテラルトランジスタ５が形成された領域の真
下の部分にも厚肉のＮ＋型埋込層を形成してもよく、ま
た、高濃度に拡散されたＮ＋型の拡散領域２３a ，２３
b を形成しないで、Ｎ＋型の拡散領域２５a ，２５b に
より逆トランジスタ３およびラテラルトランジスタ５が
形成されている領域を囲んでもよい。
された領域の真下の部分に厚肉のＮ＋型埋込層９を形成
したが、ラテラルトランジスタ５が形成された領域の真
下の部分にも厚肉のＮ＋型埋込層を形成してもよく、ま
た、高濃度に拡散されたＮ＋型の拡散領域２３a ，２３
b を形成しないで、Ｎ＋型の拡散領域２５a ，２５b に
より逆トランジスタ３およびラテラルトランジスタ５が
形成されている領域を囲んでもよい。
次に、この実施例のＩ２Ｌ半導体装置についての製造工
程の一例を第３図（Ａ）〜（Ｊ）を用いて説明する。
程の一例を第３図（Ａ）〜（Ｊ）を用いて説明する。
この製造工程は通常用いられている所謂バイポーラ・プ
ロセスに基づいたものである。まず、Ｐ型のシリコン基
板１の表面に酸化膜３３a を形成し、逆トランジスタ３
およびラテラルトランジスタ５が形成される領域の酸化
膜３３a をエッチング処理により除去して、逆トランジ
スタ３が形成される領域にリンのイオン注入を行ない、
また、ラテラルトランジスタ５が形成される領域にひ素
あるいはアンチモンの拡散を行ない、埋込用のＮ＋型の
埋込層７，９を形成して（第３図（Ａ））、形成後、酸
化膜３３a を除去して、基板１の表面に比抵抗が例えば
２Ωcm、厚さが例えば１２μｍのＮ-エピ層１１を形成
する（第３図（Ｂ））。次に、このＮ-エピ層１１の表
面に酸化膜３３b を形成して、素子分離領域３５が形成
される領域の酸化膜３３b を除去して、この除去された
部分に例えばボロンの拡散を行ない、Ｐ＋型の素子分離
領域３５を形成する（第３図（Ｃ））。そして。逆トラ
ンジスタ３が形成される領域の酸化膜３３b を除去し
て、この除去された部分に例えばリンのイオン注入行な
い（第３図（Ｄ））、ドライブ・イン時の外方拡散によ
り埋込層７より厚し厚肉Ｎ＋埋込層９を形成するととも
に、この厚肉Ｎ＋埋込層９を接するように拡散深さの浅
いＮウェル１３を形成して、酸化膜３３b を除去する
（第３図（Ｅ））。次に、新たに酸化膜３３c を形成し
て、逆トランジスタ３及びテトラルトランジスタ５が形
成される領域を囲むように例えばリンの拡散を行ない、
高濃度のＮ＋型の領域２３a ，２３b を形成する（第３
図（Ｆ））。次に、Ｎウェル１３およびラテラトランジ
スタ５のエミッタ領域となる部分の酸化膜３３d を除去
して、この除去した部分において埋込拡散を行ないＰ型
の拡散領域１５，２９を形成して（第３図（Ｇ））、こ
のＰ型の拡散領域１５内にＮ＋型の領域１７，１９を形
成して、さらに、高濃度に拡散されたＮ＋型の領域２３
a ，２３b 内にＮ＋型の領域２５a ，２５b を形成する
（第３図（Ｈ））。そして、Ｐ型の領域２９，Ｎ＋型の
領域１７，１９，２５a および、Ｎウェル１３内に形成
されたＰ型の領域１５の上部の酸化膜３３にコンタクト
用の穴を形成して、それぞれの領域のコンタクト用の穴
にそれぞれアルミ配線２１a ，２１b ，２１c ，２７，
３１を形成する（第３図（Ｉ））。最後に表面全体にＰ
ＳＧ膜３７を被着させ、ボンディングパット部の開孔を
行ない、第１図に示す如く完成する。（第３図
（Ｊ））。
ロセスに基づいたものである。まず、Ｐ型のシリコン基
板１の表面に酸化膜３３a を形成し、逆トランジスタ３
およびラテラルトランジスタ５が形成される領域の酸化
膜３３a をエッチング処理により除去して、逆トランジ
スタ３が形成される領域にリンのイオン注入を行ない、
また、ラテラルトランジスタ５が形成される領域にひ素
あるいはアンチモンの拡散を行ない、埋込用のＮ＋型の
埋込層７，９を形成して（第３図（Ａ））、形成後、酸
化膜３３a を除去して、基板１の表面に比抵抗が例えば
２Ωcm、厚さが例えば１２μｍのＮ-エピ層１１を形成
する（第３図（Ｂ））。次に、このＮ-エピ層１１の表
面に酸化膜３３b を形成して、素子分離領域３５が形成
される領域の酸化膜３３b を除去して、この除去された
部分に例えばボロンの拡散を行ない、Ｐ＋型の素子分離
領域３５を形成する（第３図（Ｃ））。そして。逆トラ
ンジスタ３が形成される領域の酸化膜３３b を除去し
て、この除去された部分に例えばリンのイオン注入行な
い（第３図（Ｄ））、ドライブ・イン時の外方拡散によ
り埋込層７より厚し厚肉Ｎ＋埋込層９を形成するととも
に、この厚肉Ｎ＋埋込層９を接するように拡散深さの浅
いＮウェル１３を形成して、酸化膜３３b を除去する
（第３図（Ｅ））。次に、新たに酸化膜３３c を形成し
て、逆トランジスタ３及びテトラルトランジスタ５が形
成される領域を囲むように例えばリンの拡散を行ない、
高濃度のＮ＋型の領域２３a ，２３b を形成する（第３
図（Ｆ））。次に、Ｎウェル１３およびラテラトランジ
スタ５のエミッタ領域となる部分の酸化膜３３d を除去
して、この除去した部分において埋込拡散を行ないＰ型
の拡散領域１５，２９を形成して（第３図（Ｇ））、こ
のＰ型の拡散領域１５内にＮ＋型の領域１７，１９を形
成して、さらに、高濃度に拡散されたＮ＋型の領域２３
a ，２３b 内にＮ＋型の領域２５a ，２５b を形成する
（第３図（Ｈ））。そして、Ｐ型の領域２９，Ｎ＋型の
領域１７，１９，２５a および、Ｎウェル１３内に形成
されたＰ型の領域１５の上部の酸化膜３３にコンタクト
用の穴を形成して、それぞれの領域のコンタクト用の穴
にそれぞれアルミ配線２１a ，２１b ，２１c ，２７，
３１を形成する（第３図（Ｉ））。最後に表面全体にＰ
ＳＧ膜３７を被着させ、ボンディングパット部の開孔を
行ない、第１図に示す如く完成する。（第３図
（Ｊ））。
［発明の効果］ 以上説明したように、この発明によれば、Ｉ２Ｌ半導体
装置を構成する２つのトランジスタのうち、一方のトラ
ンジスタのエミッタを他方のトランジスタのベースが形
成される領域よりも不純物濃度の高い領域に形成したの
で、一方のトランジスタの応答速度を維持しつつ、他方
のトランジスタのベース電流を大幅に減少させることが
できるために、消費電力及び発熱を低減することが可能
なＩ２Ｌ半導体装置を提供することがてきる。
装置を構成する２つのトランジスタのうち、一方のトラ
ンジスタのエミッタを他方のトランジスタのベースが形
成される領域よりも不純物濃度の高い領域に形成したの
で、一方のトランジスタの応答速度を維持しつつ、他方
のトランジスタのベース電流を大幅に減少させることが
できるために、消費電力及び発熱を低減することが可能
なＩ２Ｌ半導体装置を提供することがてきる。
第１図はこの発明の一実施例に係るＩ２Ｌ半導体装置の
断面構造図、第２図は第１図のＩ２Ｌ半導体装置の等価
回路図、第３図（Ａ）〜（Ｊ）は第１図のＩ２Ｌ半導体
装置の製造工程を示す図、第４図はＩ２Ｌ半導体の一従
来例を示す断面構造図である。 （図の主要な部分を表わす符号の説明） １……Ｐ型シリコン基板 ３……ＮＰＮ型バイポーラトランジスタ ５……ＰＮＰ型バイポーラトランジスタ １１……エピタキシャル層 １３……Ｎウェル
断面構造図、第２図は第１図のＩ２Ｌ半導体装置の等価
回路図、第３図（Ａ）〜（Ｊ）は第１図のＩ２Ｌ半導体
装置の製造工程を示す図、第４図はＩ２Ｌ半導体の一従
来例を示す断面構造図である。 （図の主要な部分を表わす符号の説明） １……Ｐ型シリコン基板 ３……ＮＰＮ型バイポーラトランジスタ ５……ＰＮＰ型バイポーラトランジスタ １１……エピタキシャル層 １３……Ｎウェル
Claims (1)
- 【請求項１】第１導電型の半導体基板と、この半導体基
板上に形成された第２導電型のエピタキシャル層と、こ
のエピタキシャル層と前記半導体基板との間に形成され
た第２導電型の埋込層と、この埋込層に接して前記エピ
タキシャル層の一部に形成されエピタキシャル層よりも
不純物濃度が高い第２導電型のウェル領域と、このウェ
ル領域中に形成された第１導電型の拡散領域と、この拡
散領域中に形成され前記ウェル領域をエミッタ、前記第
１導電型の拡散領域をベースとするトランジスタのコレ
クタを構成する少なくとも１つの第２導電型の拡散領域
と、前記エピタキシャル層中に形成され前記第１導電型
の拡散領域をコレクタ、前記エピタキシャル層をベース
とするトランジスタのエミッタを構成する第１の導電型
の拡散領域とを有することを特徴とするＩ２Ｌ半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235410A JPH0614537B2 (ja) | 1985-10-23 | 1985-10-23 | Ｉ▲下２▼ｌ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60235410A JPH0614537B2 (ja) | 1985-10-23 | 1985-10-23 | Ｉ▲下２▼ｌ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6295862A JPS6295862A (ja) | 1987-05-02 |
| JPH0614537B2 true JPH0614537B2 (ja) | 1994-02-23 |
Family
ID=16985681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60235410A Expired - Fee Related JPH0614537B2 (ja) | 1985-10-23 | 1985-10-23 | Ｉ▲下２▼ｌ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614537B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7538663B2 (ja) * | 2020-09-03 | 2024-08-22 | Ｊｘ金属株式会社 | スパッタリングターゲット、その製造方法、及び磁気記録媒体の製造方法 |
-
1985
- 1985-10-23 JP JP60235410A patent/JPH0614537B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6295862A (ja) | 1987-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5066602A (en) | Method of making semiconductor ic including polar transistors | |
| US4536784A (en) | Semiconductor device having a junction capacitance, an integrated injection logic circuit and a transistor in a semiconductor body | |
| JP3074708B2 (ja) | 高出力用集積回路のための半導体構造 | |
| US5350939A (en) | Semiconductor device and method of manufacturing thereof | |
| EP0054303B1 (en) | Semiconductor integrated circuit | |
| JPS6323335A (ja) | 半導体装置及びその製造方法 | |
| JPH0614537B2 (ja) | Ｉ▲下２▼ｌ半導体装置 | |
| JPS6133261B2 (ja) | ||
| JPH0311107B2 (ja) | ||
| JPH0447463B2 (ja) | ||
| JPH07130898A (ja) | 半導体装置およびその製造方法 | |
| JPH0258865A (ja) | 半導体装置 | |
| JPH07235550A (ja) | 半導体装置及びその製造方法 | |
| JPS6257241A (ja) | 半導体装置 | |
| JP3149913B2 (ja) | トランジスタの製造方法 | |
| JPS6060753A (ja) | 半導体装置 | |
| JPH079385Y2 (ja) | 半導体集積回路装置 | |
| JPH0654794B2 (ja) | 半導体集積回路 | |
| JP2927843B2 (ja) | 半導体集積回路 | |
| JPH0425711B2 (ja) | ||
| KR900008818B1 (ko) | 쌍극성 집적회로소자 제조방법 | |
| JP3343892B2 (ja) | 半導体集積回路 | |
| JP2518880B2 (ja) | 半導体装置 | |
| JPS60103640A (ja) | 半導体装置 | |
| JPH09283534A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |