JPS6257241A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6257241A JPS6257241A JP60197408A JP19740885A JPS6257241A JP S6257241 A JPS6257241 A JP S6257241A JP 60197408 A JP60197408 A JP 60197408A JP 19740885 A JP19740885 A JP 19740885A JP S6257241 A JPS6257241 A JP S6257241A
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- JP
- Japan
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- drain
- channel
- depth
- channel stopper
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、同一半導体基板内にバイポーラトランジスタ
と０ＭＯ３）ランジスタが集積された半導体装置に関す
る。
と０ＭＯ３）ランジスタが集積された半導体装置に関す
る。
同一半導体基板内に、バイポーラトランジスタと０ＭＯ
３）ランジスタとを集積した半導体装置（以下ＢｉＣＭ
Ｏ３と記す）は、例えば第２図に示すような構造を有し
、バイポーラトランジスタは、Ｎ形シリコン基板１内に
形成されたＰベース層２゜さらにその中に形成されたＮ
＋エミッタ３よりなるＮＰＮ Ｉ−ランジスタである。 ０ＭＯ３のうちのＰチャネルＭＯ３は、Ｎ形基板１内に
形成されたＰ′″ソース／ドレイン４およびそれらの間
の表面にゲート酸化膜５１を介して設けられた多結晶シ
リコンゲート６よりなる。ＮチャネルＭＯ３は、基板１
内に設けられたＰウェル層７の中に形成されたＮ１ソー
ス／ドレイン８およびそれらの間の表面にゲート酸化膜
５１を介して設けられた多結晶シリコンゲート６よりな
る。さらに別のＭＯＳ）ランジスタの寄生効果を減する
ために、両ＭＯ３の間の表面フィールド酸化膜５２の下
にＮチャネルストッパ９．Ｐチャネルストッパ１０が形
成されている。このようなり１０ＭＯ３は、Ｎ形基板１
の中に先ずＰウェル７を形成し、さらにＮチャネルスト
ッパ９．Ｐチャネルストッパ１０を形成したのち、フィ
ールド酸化およびゲート酸化をし、フィールド酸化膜５
１の上にポリシリコンゲー＾形成、さらにベース層２．
Ｐチャネルソース／ドレイン４゜Ｎチャネルソース／ド
レイン８およびエミッタ３を順次形成することにより製
造される。このような工程の工程数を減らし、コスト、
製造時間を低減するため、第３図のようにＰチャネルソ
ース／ドレイン４の深さをＰベース層２の深さと等しく
し、同時に形成する方法が知られている。しかしこの場
合、Ｐチャネルソース／ドレイン４の拡散濃度は、バイ
ポーラＮＰＮ ）ランジスタのベースとしては濃度が高
く、通常のエミッタ拡散では十分な電流増幅率ｈ□が得
られないこと、さらにはＰチャネルソース／ドレイン４
の深さをＮチャネルソース／ドレイン８の深さより深く
しなければならぬため、ＰチャネルＭＯ３部の微細化が
困難になるという欠点があった。
３）ランジスタとを集積した半導体装置（以下ＢｉＣＭ
Ｏ３と記す）は、例えば第２図に示すような構造を有し
、バイポーラトランジスタは、Ｎ形シリコン基板１内に
形成されたＰベース層２゜さらにその中に形成されたＮ
＋エミッタ３よりなるＮＰＮ Ｉ−ランジスタである。 ０ＭＯ３のうちのＰチャネルＭＯ３は、Ｎ形基板１内に
形成されたＰ′″ソース／ドレイン４およびそれらの間
の表面にゲート酸化膜５１を介して設けられた多結晶シ
リコンゲート６よりなる。ＮチャネルＭＯ３は、基板１
内に設けられたＰウェル層７の中に形成されたＮ１ソー
ス／ドレイン８およびそれらの間の表面にゲート酸化膜
５１を介して設けられた多結晶シリコンゲート６よりな
る。さらに別のＭＯＳ）ランジスタの寄生効果を減する
ために、両ＭＯ３の間の表面フィールド酸化膜５２の下
にＮチャネルストッパ９．Ｐチャネルストッパ１０が形
成されている。このようなり１０ＭＯ３は、Ｎ形基板１
の中に先ずＰウェル７を形成し、さらにＮチャネルスト
ッパ９．Ｐチャネルストッパ１０を形成したのち、フィ
ールド酸化およびゲート酸化をし、フィールド酸化膜５
１の上にポリシリコンゲー＾形成、さらにベース層２．
Ｐチャネルソース／ドレイン４゜Ｎチャネルソース／ド
レイン８およびエミッタ３を順次形成することにより製
造される。このような工程の工程数を減らし、コスト、
製造時間を低減するため、第３図のようにＰチャネルソ
ース／ドレイン４の深さをＰベース層２の深さと等しく
し、同時に形成する方法が知られている。しかしこの場
合、Ｐチャネルソース／ドレイン４の拡散濃度は、バイ
ポーラＮＰＮ ）ランジスタのベースとしては濃度が高
く、通常のエミッタ拡散では十分な電流増幅率ｈ□が得
られないこと、さらにはＰチャネルソース／ドレイン４
の深さをＮチャネルソース／ドレイン８の深さより深く
しなければならぬため、ＰチャネルＭＯ３部の微細化が
困難になるという欠点があった。
本発明は、少ない工程数で製造でき、しかもバイポーラ
トランジスタのｈｙｚ特性が良好なりｉＣＭＯ８を提供
することを目的とする。
トランジスタのｈｙｚ特性が良好なりｉＣＭＯ８を提供
することを目的とする。
本発明は、第一導電形の半導体基体内に形成されるバイ
ポーラトランジスタおよび両導電形のチャネルストッパ
を挟んで形成される０ＭＯ３）ランジスタからなる旧Ｃ
ＭＯ３の第二導電形のベース層と第二導電形チャネルス
トッパとが同じ深さと不純物濃度を有することにより、
製造工程数が減少し、上記の目的が達成される。その上
に第一導電形のエミッタと第一導電形のソース／ドレイ
ンとが同じ深さと不純物濃度を有することにより、さら
に製造工程数を減少させることができる。また、第二導
電形のソース／ドレインと同じ深さおよび不純物濃度の
ベースコンタクトを設けることも、第二導電形のベース
層、チャネルストッパ形成後の表面に設けられる酸化膜
による不純物吸い出し効果による表面濃度低下を補償す
る上で有効である。
ポーラトランジスタおよび両導電形のチャネルストッパ
を挟んで形成される０ＭＯ３）ランジスタからなる旧Ｃ
ＭＯ３の第二導電形のベース層と第二導電形チャネルス
トッパとが同じ深さと不純物濃度を有することにより、
製造工程数が減少し、上記の目的が達成される。その上
に第一導電形のエミッタと第一導電形のソース／ドレイ
ンとが同じ深さと不純物濃度を有することにより、さら
に製造工程数を減少させることができる。また、第二導
電形のソース／ドレインと同じ深さおよび不純物濃度の
ベースコンタクトを設けることも、第二導電形のベース
層、チャネルストッパ形成後の表面に設けられる酸化膜
による不純物吸い出し効果による表面濃度低下を補償す
る上で有効である。
第１図は本発明の一実施例を示し、以下図の（ａ）から
（ｅ）の順に工程を説明する。第２図、第３図と共通の
部分には同一の符号が付されている。 （ａ） 比抵抗１０〜２０Ω（２）のＰ形シリコン基
板１１にアンチモン（Ｓｂ）を拡散してＮ形埋込層１２
を形成したのち、比抵抗１〜１０Ω口のＮ形エピタキシ
ャル層１を１〜２０−の厚さに積み、次にＮＭＯ８形成
のためのＰウェル層７およびそれより深い（深さ１〜２
０Ｉ！Ｉａ）分離のためのＰ形アイツレ成する。これら
は、拡散深さ１〜５，１１１１１．イオン注入であれば
ドーズ量１〜５ ＸＩＯ”／ｃｓｆｍ度テ形成する。 （Ｃ） さらにＮチャネルストッパ９を拡散深さ１〜
５ ｎ、 ドーズ量１０１３〜１０１／ｃ１１で形成
し、選択酸化によりフィールド酸化膜５２）さらにゲー
ト酸化膜５１で表面を被覆したのち、多結晶シリコンゲ
ート６を形成する。 （ｄ） Ｐチャネルソース／ドレイン４とＰ形ベース
コンタクト１４の拡散を同時に行う （ドーズ量ＩＱＩ
Ｂ〜Ｉｃｊ）。 （１１） つづいて、Ｎチャネルソース／ドレイン８
゜エミッタ３およびＮ形コレクタコンタクト１５の拡散
を同時に行う、拡散深さは１〜５μ、イオン注入であれ
ばドーズ量ＩＱＩ１１〜１ｃ１１である。 なお、第１図（ｄ）におけるＰチャネルソース／ドレイ
ン４およびベースコンタクト１４、第１図（ｅ）におけ
るＮチャネルソース／ドレイン８．エミッタ３およびコ
レクタコンタクト１５の２種類の拡散のドライブイン工
程は同時に行ってもよい′。 第４図（ａ）〜（１３）は本発明の別の実施例を示し、
第１図と同様に図の（ａ）から（ｅ）の順に工程を説明
する。 第１．第２．第３図と共通の部分には同一の符号が付さ
れている。 ＋ａ） 第１図（ａ）と同様に比抵抗１０〜２０Ω■
のＰ基板１１にｓｂを拡散してＮ形埋込層１２を形成し
、比抵抗１〜１０ΩΩのＮ形エピタキシャル層１を１〜
２０１！ｒｎの厚さに積み、次にＮＭＯ３形成のための
Ｐウェル層７および分離のための深さ１〜２０−のアイ
ソレーション１３を、さらに同様に拡散深さ１〜２０−
のＮ形コレクタウオール２１を形成する。 ｒｈ） 第１図（ｂｌと同様にＰチャネルストッパ１
０とベース層２を同時に形成する。拡散深さ、ドーズ量
等も同様である。 （０１Ｎチャネルストッパ９を拡散深さ１〜５μ。 ドーズ量１０１３〜１０１Ｓ／ｃＩＡで形成し、７ イ
ー ）Ｌｔ Ｆ酸化膜５２．ゲート酸化膜５１で表面を
被覆径多結晶シリコンゲート６を形成する。 ｉｄｌ ｐチャネルソース／ドレイン４とベースコン
タクト１４の拡散を行う （ドーズ量１０１５〜１／−
）（８） つづいて、Ｎチャネルソース／ドレイン８
゜エミッタ３およびコレクタコンタクト１５の拡散を行
う、第１図（８１の場合と同様拡散深さ１〜５声、ドー
ズ量１０１１′〜１／ｃＩＩである。 なお、第１図の場合と同様にＰチャネルソース／ドレイ
ン４およびベースコンタクト１４．Ｎチャネルソース／
ドレイン８．エミッタ３およびコレクタコンタクト１５
の２種類の拡散のドライブイン工程を同時に行ってもよ
い。またコレクタコンタクト１５を省略してコレクタウ
オール２１のみにすることも可能である。 【発明の効果］ 本発明は、８１０ＭＯ３のバイポーラトランジスタのベ
ース層とそれと同導電形のチャネルストッパの不純物濃
度と拡散深さが近い値であることに注目して同じ値にし
、同工程の拡散によって形成できるようにしたため、バ
イポーラトランジスタの特性を損なうことなく工程数が
減少し、歩留りも向上して製造コストを低減することが
でき、工業的効果は極めて大きい、さらにバイポーラト
ランジスタのエミッタもそれと同導電形チャネルＭＯ８
のソース／ドレインと同じ深さ、不純物とすれば、一層
工程数を減少させ、歩留りの向上、製造コストの低減が
可能になる。また、酸化膜形成の前にベース層を形成す
ることによるベース層表面濃度の低下は、ベース層と同
導電形チャネルＭＯ８のソース／ドレインと同時に形成
するベースコンタクトで補うことにより工程数の増加な
しに対応できる。
（ｅ）の順に工程を説明する。第２図、第３図と共通の
部分には同一の符号が付されている。 （ａ） 比抵抗１０〜２０Ω（２）のＰ形シリコン基
板１１にアンチモン（Ｓｂ）を拡散してＮ形埋込層１２
を形成したのち、比抵抗１〜１０Ω口のＮ形エピタキシ
ャル層１を１〜２０−の厚さに積み、次にＮＭＯ８形成
のためのＰウェル層７およびそれより深い（深さ１〜２
０Ｉ！Ｉａ）分離のためのＰ形アイツレ成する。これら
は、拡散深さ１〜５，１１１１１．イオン注入であれば
ドーズ量１〜５ ＸＩＯ”／ｃｓｆｍ度テ形成する。 （Ｃ） さらにＮチャネルストッパ９を拡散深さ１〜
５ ｎ、 ドーズ量１０１３〜１０１／ｃ１１で形成
し、選択酸化によりフィールド酸化膜５２）さらにゲー
ト酸化膜５１で表面を被覆したのち、多結晶シリコンゲ
ート６を形成する。 （ｄ） Ｐチャネルソース／ドレイン４とＰ形ベース
コンタクト１４の拡散を同時に行う （ドーズ量ＩＱＩ
Ｂ〜Ｉｃｊ）。 （１１） つづいて、Ｎチャネルソース／ドレイン８
゜エミッタ３およびＮ形コレクタコンタクト１５の拡散
を同時に行う、拡散深さは１〜５μ、イオン注入であれ
ばドーズ量ＩＱＩ１１〜１ｃ１１である。 なお、第１図（ｄ）におけるＰチャネルソース／ドレイ
ン４およびベースコンタクト１４、第１図（ｅ）におけ
るＮチャネルソース／ドレイン８．エミッタ３およびコ
レクタコンタクト１５の２種類の拡散のドライブイン工
程は同時に行ってもよい′。 第４図（ａ）〜（１３）は本発明の別の実施例を示し、
第１図と同様に図の（ａ）から（ｅ）の順に工程を説明
する。 第１．第２．第３図と共通の部分には同一の符号が付さ
れている。 ＋ａ） 第１図（ａ）と同様に比抵抗１０〜２０Ω■
のＰ基板１１にｓｂを拡散してＮ形埋込層１２を形成し
、比抵抗１〜１０ΩΩのＮ形エピタキシャル層１を１〜
２０１！ｒｎの厚さに積み、次にＮＭＯ３形成のための
Ｐウェル層７および分離のための深さ１〜２０−のアイ
ソレーション１３を、さらに同様に拡散深さ１〜２０−
のＮ形コレクタウオール２１を形成する。 ｒｈ） 第１図（ｂｌと同様にＰチャネルストッパ１
０とベース層２を同時に形成する。拡散深さ、ドーズ量
等も同様である。 （０１Ｎチャネルストッパ９を拡散深さ１〜５μ。 ドーズ量１０１３〜１０１Ｓ／ｃＩＡで形成し、７ イ
ー ）Ｌｔ Ｆ酸化膜５２．ゲート酸化膜５１で表面を
被覆径多結晶シリコンゲート６を形成する。 ｉｄｌ ｐチャネルソース／ドレイン４とベースコン
タクト１４の拡散を行う （ドーズ量１０１５〜１／−
）（８） つづいて、Ｎチャネルソース／ドレイン８
゜エミッタ３およびコレクタコンタクト１５の拡散を行
う、第１図（８１の場合と同様拡散深さ１〜５声、ドー
ズ量１０１１′〜１／ｃＩＩである。 なお、第１図の場合と同様にＰチャネルソース／ドレイ
ン４およびベースコンタクト１４．Ｎチャネルソース／
ドレイン８．エミッタ３およびコレクタコンタクト１５
の２種類の拡散のドライブイン工程を同時に行ってもよ
い。またコレクタコンタクト１５を省略してコレクタウ
オール２１のみにすることも可能である。 【発明の効果］ 本発明は、８１０ＭＯ３のバイポーラトランジスタのベ
ース層とそれと同導電形のチャネルストッパの不純物濃
度と拡散深さが近い値であることに注目して同じ値にし
、同工程の拡散によって形成できるようにしたため、バ
イポーラトランジスタの特性を損なうことなく工程数が
減少し、歩留りも向上して製造コストを低減することが
でき、工業的効果は極めて大きい、さらにバイポーラト
ランジスタのエミッタもそれと同導電形チャネルＭＯ８
のソース／ドレインと同じ深さ、不純物とすれば、一層
工程数を減少させ、歩留りの向上、製造コストの低減が
可能になる。また、酸化膜形成の前にベース層を形成す
ることによるベース層表面濃度の低下は、ベース層と同
導電形チャネルＭＯ８のソース／ドレインと同時に形成
するベースコンタクトで補うことにより工程数の増加な
しに対応できる。
第１図は本発明の一実施例の製造工程を順次示す断面図
、第２図は従来の８１０ＭＯ３の断面図、第３図は他の
従来の８１０ＭＯ３の断面図、第４図は本発明の他の実
施例の製造工程を順次示す断面図である。 １：Ｎ形エピタキシャル層、２：ベース層、３：エミッ
タ、４＋Ｐチヤネルソース／ドレイン、５１：ゲート酸
化膜、６：多結晶シリコンゲート、７：Ｐウェル層、８
＋Ｎチヤネルソース／ドレイン、９：Ｎチャネルストッ
パ、１０：Ｐチャネルス第４図
、第２図は従来の８１０ＭＯ３の断面図、第３図は他の
従来の８１０ＭＯ３の断面図、第４図は本発明の他の実
施例の製造工程を順次示す断面図である。 １：Ｎ形エピタキシャル層、２：ベース層、３：エミッ
タ、４＋Ｐチヤネルソース／ドレイン、５１：ゲート酸
化膜、６：多結晶シリコンゲート、７：Ｐウェル層、８
＋Ｎチヤネルソース／ドレイン、９：Ｎチャネルストッ
パ、１０：Ｐチャネルス第４図
Claims (1)
- 【特許請求の範囲】 １）第一導電形の半導体基体内に形成されるバイポーラ
トランジスタおよび両導電形のチャネルストッパを挟ん
で形成されるＣＭＯＳトランジスタからなるものにおい
て、バイポーラトランジスタの第二導電形のベース層と
第二導電形のチャネルストッパとが同じ深さと不純物濃
度を有することを特徴とする半導体装置。 ２）特許請求の範囲第１項記載の装置において、バイポ
ーラトランジスタの第一導電形のエミッタとＣＭＯＳト
ランジスタの第一導電形のソース／ドレインとが同じ深
さと不純物濃度を有することを特徴とする半導体装置。 ３）特許請求の範囲第１項または第２項記載の装置にお
いて、ＣＭＯＳトランジスタの第二導電形のソース／ド
レインと同じ深さおよび不純物濃度を有するベースコン
タクトが設けられたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197408A JPS6257241A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197408A JPS6257241A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6257241A true JPS6257241A (ja) | 1987-03-12 |
Family
ID=16374018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60197408A Pending JPS6257241A (ja) | 1985-09-06 | 1985-09-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257241A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01230267A (ja) * | 1988-03-10 | 1989-09-13 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JP2006148863A (ja) * | 2004-10-18 | 2006-06-08 | Ricoh Co Ltd | 原稿照明装置、原稿読取り装置、及び画像形成装置 |
| JP2007306309A (ja) * | 2006-05-11 | 2007-11-22 | Ricoh Co Ltd | 画像読取装置および画像形成装置 |
| JP2010109379A (ja) * | 2009-12-25 | 2010-05-13 | Mitsumi Electric Co Ltd | Ｃｍｏｓデバイスの製造方法 |
-
1985
- 1985-09-06 JP JP60197408A patent/JPS6257241A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01230267A (ja) * | 1988-03-10 | 1989-09-13 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JP2006148863A (ja) * | 2004-10-18 | 2006-06-08 | Ricoh Co Ltd | 原稿照明装置、原稿読取り装置、及び画像形成装置 |
| JP2007306309A (ja) * | 2006-05-11 | 2007-11-22 | Ricoh Co Ltd | 画像読取装置および画像形成装置 |
| JP2010109379A (ja) * | 2009-12-25 | 2010-05-13 | Mitsumi Electric Co Ltd | Ｃｍｏｓデバイスの製造方法 |
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