JPH0614541B2

JPH0614541B2 - 光電変換装置とその製造方法

Info

Publication number: JPH0614541B2
Application number: JP59131155A
Authority: JP
Inventors: 潤一西澤; 章雅田中
Original assignee: Hamamatsu Photonics KK
Current assignee: Hamamatsu Photonics KK
Priority date: 1984-06-27
Filing date: 1984-06-27
Publication date: 1994-02-23
Anticipated expiration: 2009-02-23
Also published as: JPS6112063A

Description

【発明の詳細な説明】［発明の技術分野］本発明は、静電誘導トランジスタ構造を採用した光電変
換装置とその製造方法に関する。

［先行技術とその問題点］従来、トランジスタ型の光電変換装置としては、バイポ
ーラ型，電界効果型があり実用化されている。最近、本
発明者により提案されたSIT(Static Induction Transis
ter；静電誘導トランジスタ）型イメージセンサがある
(IEEE Trans on Electron Devices Vol.ED−26、No.12
(Dec.1979)pp、1970〜1977)。

このイメージセンサに光電変換部として静電誘導トラン
ジスタが使われている。以下に光電変換装置としての静
電誘導トランジスタの説明を行なう。静電誘導トランジ
スタ内の光電変換は主に、前記第一主表面側における第
２の導電型領域付近で行なわれ、この第２の導電型領域
の電位が光の入射量に比例して変化し、その電位の変化
に応じて前記極めて薄い酸化膜を介して形成された導電
層からなる第一主電極領域と、第二主表面側の第二主電
極領域との間に流れる電流を制御する。すなわち、光の
入射量に比例してその第一主電極領域と第二主電極領域
間を流れる電流が制御されるのである。その具体的製造
方法に関しては、特願昭57−218589号特願昭57−218590
号および特願昭57−218591号にその発明が開示されてい
る。前記特願昭57−218589号は、最も簡単な平面型構造
のSITイメージセンサの製造方法に関するものであり、
第２図にその製造プロセスの主要な部分を示す。以下、
図面に基づいて先行技術を説明する。第２図図おいて、 (A) ｎ^＋基板上もしくはｐ⁻基板上にｎ^＋埋込み層２
を形成した後、高抵抗ｎ⁻エピタキシヤル成長３(これ
はｎ⁻,p⁻,iの何れでもよい）およびフィールド酸化膜
７およびコントロールゲート６部分にイオン注入もしく
は拡散によりホウ素Ｂをデボジット(deposit)およびド
ライブイン(drive−in)する。

(B) マスク合わせ工程により所定のソース部分５の窓
開けを行ない、リンＰもしくはヒ素Asのドープドポリシ
リコン８もしくはノンドーブのボリシリコン８をCVD(Ch
emical Vapour Deposition；気相成長法の１つ)技術に
よりデポジットしたりリンＰもしくはヒ素Asのドービン
グを行ないドライブインを行なう。

(C) マスク合わせによりソース電極部分８およびポリ
シリコンによる配線部分８を残してエツチングした後、
PSG(Phospho−Silicate Glass；リンケイ酸ガラス)膜９
をCVDにより形成する。

(D) マスク合わせによりコントロールゲート部分６の
上部のフィールド酸化膜７およびPSG膜９をエッチング
して除去した後、窒化膜10のCVDおよび透明電極SnO ₂ 1
1のCVDを行ないコントロールゲート６上部分に蓄積用MI
S(Metal Insulator Semiconductor structure；金属電
極−薄絶縁物−半導体構造)キャパシタを形成する。

(E) コントロールゲート６上部分および配線部分のSnO
₂膜11のみマスク合わせおよびエッチング工程により残
し、シールディングゲート部分４へのコンタクトホール
を開ける。

最後にAl蒸着および配線用エッチングを行なう。Al電極
12はSnO_２電極とコンタクトがとられている。Al電極13
はシールディングゲート４とのコンタクト用Al電極であ
る。

以上の説明から明らかな如く、特願昭57−218589号に開
示された製造法では、パッシベーション(Passivation；
表面安定化技術)を除いて７枚のマスクが必要であり、
またｎ^＋ソース部分５、およびｐ^＋ゲート部分4,6は、
それぞれ別々のマスク合わせ工程による別々のマスクに
て形成されている。この製造方法に対して本発明者等
は、ｎ^＋ソース部分５およびＰ^＋ゲート部分を規定する
マスクを一枚で行なうSITイメージセンサ用セルファラ
インプロセスを提案し、特願昭57−218590号に開示し
た。その最終的な断面構造を第３図に示す。

次に、第３図に示すデバイスの製造プロセスを簡単に説
明する。ｎ^＋基板上もしくはｐ⁻基板１上にｎ^＋埋込み
層２を形成した後、ｎ⁻高抵抗エビタキシャル成長3(こ
れはｎ⁻,p⁻,iの何れにても可)の後、LOCOS(Localized
Oxidation of Silicon；シリコン窒化膜を利用したシ
リコン基板の選択的酸化構造)技術によりSITのソース部
分およびゲート部分4,6となるべき領域を形成する。即
ち、SITのソース部分５、ゲート部分4,6となるべき領域
以外はLOCOSによる厚い酸化膜７によって覆われてい
る。マスク合わせ工程の後、ゲート部分となるべき領域
4,6上のSi₃N₄膜を除去し、ホウ素Ｂのイオン注入および
熱処理工程によりSITのゲート部分4,6を形成する。

次に、マスク合わせ工程の後、ソース部分となるべき領
域５上のSi_３Ｎ_４膜およびSiO_２膜を除去し、ｎ^＋ドー
ブドポリシリコン8をCVD技術により全面形成させ熱処理
工程によりｎ^＋ソース拡散領域５を形成する。ｎ^＋ポリ
シリコン８はエッチングされ配線部分を形成する。次
に、PSG膜をCVD成長した後、マスク合わせ工程によりコ
ントロールゲート領域６上のSiO_２膜を除去する。所定
の厚さのＳｉ_３Ｎ_４をCVD技術で全面形成した後、更
に、SnO_２膜11をCVD成長する。上記SnO₂11/Si₃N₄ 10/Si
(p⁺)6構造によりコントロールゲート６上にMIS構造を形
成する。SnO_２膜11をエッチングした後、シールディン
グゲート部分４へのコンタクトホールを開孔し、Al蒸着
シンターを行なう。パッシベーションを除くとAl電極配
線12,13までで７枚のマスクが必要である。

第３図に示された構造のSITイメージセンサピクセルの
製造プロセスでは、ソース5,ゲート4,6の位置が第１の
マスクで規定されるため、第２図に示された製造法に比
べれば、ソース，ゲート間のばらつきが抑えられる。し
かるに、第２図の方法、第３図の方法において必要なマ
スクの枚数がともに７枚であるのは、第３図の方法では
確かにSITのゲート4,6およびソース５の位置は第１のマ
スクにより規定されているが、ゲート4,6およびソース
５の拡散工程は別々のマスクを用いて行なわれているた
めであり、後にコントロールゲート６上のSnO_２膜11を
エッチングする際に同一のマスクを用いているから全マ
スク枚数となっている。ゲート部分4,6の形成とソース
部分５の形成が別々の処理工程で行なわれることから、
それだけ特性のばらつきに対して弱いと言う欠点があ
る。

本発明者等は、更に、SITイメージセンサの別の製造法
を特願昭57−218591号に開示している。その最終的なデ
バイスの断面形状を第４図(A),(B)に示す。この図に示
された製造法の特徴は、シールディングゲート部分４を
深く形成するためにLOCOS、もしくはプラヅマエツチン
グ＋LOCOS技術を用いている点であり、第４図(A)ではシ
ールディングゲート部分４、コントロールゲート部分６
にLOCOS技術により深くｐ^＋ゲート4,6の拡散を行なって
いる例であり、ｎ^＋ソース領域５の位置はマスク合わせ
によって決定される。即ち、自己整合（セルファライ
ン）されているわけではない。第４図(B)に示された構
造ではシールディングゲート部分４にプラズマエッチン
グおよびLOCOS技術を用いてｐ^＋ゲート拡散４を深く形
成させ、ｐ^＋コントロールゲート６拡散の位置決めおよ
びｎ^＋ソース部分５の拡散の位置決めは別々のマスクを
用いてマスク合わせにより行なわれている。

第４図(A)では、全マスク拡散はパッシベーションを除
いて７枚であり、第４図(B)では７枚〜８枚である。

本発明者等により既に開示提案されたSITイメージセン
サの製造法は、上記に説明したように４通りある。第２
図に示された製造法ではSITのゲート拡散およびソース
拡散は別々のマスクによるマスク合わせ工程によってそ
の位置決めがなされるため、多数のセルをマトリックス
状に配列する場合、画素間の感度特性が大きくばらつく
と言う欠点がある。しかし、デバイスの最終構造は平担
化されており、光の受光効率を上げる点では有利であ
る。第３図において説明した製造方法では、SITのゲー
トおよびソースとなる位置は第１のマスクにより規定さ
れるため、寸法的なばらつきは第２図に示した方法に比
べてはるかに抑えられているが、SITのゲートとソース
間にLOCOSプロセスによる厚い酸化膜が存在し、SITのチ
ャンネルへの光の透過率が悪い。また、LOCOSによる酸
化膜の影響からデバイス表面が凸凹とした形状を呈し、
凸凹した形状で光が散乱され光を有効にデバイス内部に
取り入れにくい構造となってしまっている。更に、ゲー
ト拡散、ソース拡散は結局別々のマスク合わせにて行な
われているため、全マスク枚数は７枚と第２図の場合と
同じである。第４図(A)において説明した製造方法で
は、LOCOS技術の酸化と同時にLOCOSの厚い酸化膜の下側
にｐ^＋ゲート拡散が行なわれているため受光面が凸凹し
ていると同時にソース領域はマスク合わせにより位置決
めがなされており、ソース拡散領域の位置のばらつきが
最終的にセルが複数配列されて成る固体撮像装置の特性
に大きく悪影響を及ぼしている。更に、第４図(B)にお
いて説明したSITイメージセンサの製造法では、コント
ロールゲートの拡散およびソース拡散の位置決めはマス
ク合わせ工程により行なわれるため、チャンネル幅の寸
法のばらつき、ソース・ゲート間の寸法のばらつきが生
じ易く、複数個のセルをマトリツクス状に配列した場
合、各画素の特性が大きくばらつくことになる。

以上説明したように、第２図,第４図(A),(B)に示した方
法では、マスク合せ工程によりゲートおよびソース位置
が別々に決定されるため素子間の特性バラツキが生じる
と言う欠点があった。

また、第３図に示した方法では、デバイス表面が凸凹に
なり、ソース拡散,ゲート拡散は別々に行なわれるため
その分のバラツキがあり、光の吸収効率が悪いと言う欠
点があった。

また、全マスク枚数を考慮すると、第２図,第３図,第４
図(A),(B)の先行例ともに７〜８枚数と言うことにな
る。

［発明の目的］本発明は、上記先行技術の欠点を除去した新規のSIT光
電変換装置とその製造方法を提供することを目的とす
る。

［発明の概要］このため、本発明は静電誘導トランジスタ型の光電変換
装置において、ソース領域をトンネル注入構造としたこ
とを特徴としている。

［発明の実施例］第１図(A)〜(G)は本発明の一実施例に係るSIT光電変換
装置製造方法の各製造工程を表わす。以下、同製造工程
(A)〜(G)を順を追って説明する。

(A) ｎ^＋基板２上に高抵抗のエピタキシャル成長層３
を厚さ５μｍ〜10μｍ程度行なう。このエピタキシャル
成長層３の導電型はｎ⁻,p⁻の何れでもよい。またｉ層
であってもよい。次に全面にWet酸化を行なう。このフ
ィールド酸化膜７の厚みは 5000Å〜8000Å程度である。

次に、第１のマスク合わせ工程により、SIT光電変換装
置のゲートおよびトンネル注入部分の領域を決め、エッ
チングによりフィールド酸化膜の窓開けを行なう。次
に、全面にドライ酸化により極めて薄い酸化膜15を形成
する。酸化膜15の膜厚は10Å〜100Å程度である。この
極めて薄い酸化膜15のかわりに熱窒化膜を用いても良
い。

更に、この極めて薄い酸化膜15を形成する前にこの直下
のチャネル領域の最終の不純物濃度値を制御するために
イオン注入を行なっても良い。

次に、全面に（ドープドまたはノンドープ）ポリシリコ
ンまたは高融点金属(Mo,Wなど)またはシリサイドなどの
導電層14を電子ビーム蒸着、スパッタ等の技術を用いて
形成する。

(B) 次に、第２のマスク合わせ工程により、トンネル
注入構造のソース部分となる領域の導電層14を残して、
残りの部分をエッチングにより除去する。この後、この
導電層14をマスクとして極めて薄い酸化膜のエッチング
を行なってシールディングゲートおよびコントロールゲ
ート領域となるべき所の窓開けを行ないその領域のSi面
を露出させる。

次に、全面にホウ素Ｂのイオン注入を行ない、シールデ
ィングゲート領域４およびコントロールゲート領域６に
ｐ^＋イオン注入層(以下、ｐ^＋拡散層と呼ぶ)4,6を形成
する。

(C) 次に、全面にPSG膜もしくはCVDSiO_２膜等の絶縁膜
９を3000Åの厚さ程度形成した後、(B)で行なったイオ
ン注入の熱処理を行なう。ｐ^＋拡散層4,6の表面近傍の
不純物密度は１×10^１９cm^−３程度であり、またｐ^＋拡
散層4,6の拡散深さは約１μｍ〜５μｍ程度である。

(D) 次に、第３のマスク合わせ工程により、コントロ
ールゲート領域６への窓開けのためのPSG膜(もしくはCV
DSiO_２膜)9のプラズマエッチングを行ない、ｐ^＋コント
ロールゲート領域６上のSi面を露出させる。

(E) 次に、全面にCVD技術を用いてSi_３Ｎ_４膜10を形成
する。厚さは約500Å〜1000Å程度とする。CVDSi_３Ｎ_４
膜の形成後さらに、SnO_２もしくはITO(酸化インジウム,
酸化錫)膜等の透過電極11をCVD等の技術を用いて形成
し、コントロールゲート電極を形成する、SnO_２透明電
極11をCVD等の技術を用いて形成し、コントロールゲー
ト電極を形成する。SnO_２透明電極11の形成方法として
はＮ_２キヤリアにおいてSbCl_３をドーピングソースとし
たSnCl_４の熱分解(400〜600℃)によるCVD技術を用いて
いる。

(F) コントロールゲート領域の上のSnO_２部分11およ
び、配線部分のSnO_２11を残してSnO_２電極11をプラズマ
エッチングした後、シールディングゲート領域４、さら
に導電層14へのコンタクトホールを開孔する(第4,第５
のマスク合わせ工程、ただし導電層14へのコンタクトホ
ールの開孔部は図示されていない)。SnO_２のプラズマエ
ッチングにおいては0.1torrにおいて、CCl_４ガスを用い
ている。さらに、全面にAl電極を蒸着により形成し、所
定のソース電極となる導電層14とのコンタクト用Al配線
部分(図示されていない)およびシールディグゲート４の
コンタクト用Al配線部分13およびSnO_２11とのコンタク
ト用Al配線部分12を残し、Alのエッチングを行なう。さ
らにシンターの後、Si_３Ｎ_４膜のCVD成長等の最終パッ
シベーション工程を行なう(第６および第７のマスク合
わせ工程)。

次に、以上の各工程(A)〜(F)を経て製造された光電変換
装置の動作を最終的なデバイス断面形状を示す第１(F)
を用いて説明する。

まず、光のない状態でコントロールゲート６のＰ^＋領域
にフォトキヤリアの蓄積がないものとする。静電誘導ト
ランジスタを光電変換装置とするためには、チヤンネル
となるｎ⁻領域16の不純物密度はおおよそ１×10^１６cm
^−３以下、ゲート、ソースおよびドレイン領域の不純物
密度はおおよそ１×10^１８cm^−３以上とする。ゲート電
圧が0Vでもドレイン・ソース間電流が流れないために
は、拡散電位のみで、ゲートとゲートの間およびチヤン
ネルが既に空乏化するような寸法とゲート間隔に選ばれ
ている。コントロールゲート６のｐ^＋領域直下のデバイ
ス厚み方向のポテイシヤル分布は表面側(p 層側)が高
電位で、ゲート領域４とSiのｎ^＋基板14の間でダイオー
ドが形成される接合となっている。また、ソース領域14
の直下のデバイス厚さ方向の電位分布は、ドレイン17と
ソース14の電圧が印加されていなければ等しく両者の領
域の間のある地点(真のゲートと呼ぶ)で電位は極大値を
もっている。このため、ソース14とドレイン17間に電圧
を印加してもトンネル電流すなわちドレイン電流は上記
障壁による空乏層のひろがのによりピンチオフされてい
て流れない。また、ソース14とドレイン17間に電圧を印
加せずにゲート電極11にパルス電圧を印加しても流れな
い(このような動作状態を“ノーマリオフ”と呼びこの
逆の状態を“ノーマリオン”と呼ぶ)。もちろん、素子寸
法を変えることにより、ゲートパルス電圧またはソース
・ドレイン間電圧のいずれか一方を印加した状態で光が
照射されても電流を流れないようにすることもできる
し、流れるようにすることもできる。すなわち、静電誘
導トランジスタを用いた光電変換装置では、ソース14、
ドレイン17間に電圧が印加された状態で、前述したソー
ス14の直下に形成される真のゲートポテンシャルがある
値に定まる。この状態で、光がコントロールゲート６に
照射され、直下のｐ^＋領域に光励起された一方の電荷と
しての正孔が光量に応じて蓄積されゲート６ｐ^＋領域の
電位が光量に応じて変化する。従って、真のゲート電位
を前の状態からゲート電位の変化分に応じて引き下げ、
この結果、はじめてポテンシャル障壁をこえてドレイン
・ソース間電流が流れる。その後、次の測光を行なうた
めにゲート電極11にパルス電圧を加えて、ゲート電極1
1、Si_３Ｎ_４膜10などで形成されたところのゲートキャ
パシタに応じた電圧がかり、さらにゲートキャパシタと
等価回路的には、直列にコントロールゲート６ｐ^＋領域
からドレイン電極17に向けて形成されているダイオード
接合容量(C_ＤＳ)が接続されているから、上記印加され
たパルス電圧は、ゲートキャパシタとダイオード接合容
量(C_ＤＣ)で分圧された一部が、上記ダイオードの端子
電圧に印加される。その結果、上記ダイオードは、重電
されたことにより、ゲート６ｐ^＋領域は、初期状態に戻
ったことになり、繰り返し測光することができる。更
に、シールディングゲート４領域に電圧を外部から加え
ることにより、ソース14とドレイン17に流れる電流を自
由自在に制御することができる。

以上が本発明による光電変換装置の動作説明であるが前
述した本実施例の光電変換装置の製造方法によれば、ソ
ース領域の形成にトンネル注入構造を採用したことによ
りソース領域の拡散穴開けが不要となるなど製造工程が
極めて簡単になる。これと同時に、ソース領域,ゲート
領域の占有面積を微細加工技術の極限まで最小化するこ
とができるようになる。また、第２図に示された先行技
術による製造工程に比べマスクの枚数が一枚節約され
る。また、トンネル注入構造を持つソース領域とシール
ディングゲートおよびコントロールゲート領域が第２の
マスク工程により同時に決定され、また、トランジスタ
を形成するための拡散(イオン注入)が一回だけであるの
で、素子を構成するSIT部分のチャンネル寸法、シール
ディングゲート領域４，コントローゲート領域６とソー
ス領域の距離はすべて均一化される。従って、本実施例
により製造されるトンネル注入形SIT光電変換装置の特
性は均一化され、光の受光強度に対する出力特性のばら
つきが極めて低く抑えられ、工業的にみても高歩留りが
期待できる。

また、Si表面は同一面上にあり平坦化されており従来の
製造方法に比べ光の受光に際し、半導体表面で凸凹によ
る散乱を受ける割合が少なくなっている。

更に、従来の製造方法に比べて極めて簡単になってお
り、特にソース拡散が不要になったことから、SITが従
来からもっている高密度化が更に進み、ソース長を同一
面積において長く取れることから高出力が可能となる。

尚、上記実施例では、シールディングゲート領域４、コ
ントロールゲート領域６と分割されたゲート有するトン
ネル注入ゲート蓄積型SIT光電変換装置について説明し
たが、シールディングゲート領域４の代わりに、絶縁物
または接合によるガードリングを用いてもよい。その際
は、コントロールゲート領域６のみがSITのゲート領域
となるため、SITの構造としては、トンネル注入領域の
まわりをコントロールゲート領域６が囲むような構造と
なる。しかし、本発明の製造プロセスと同じプロセスが
応用できることは明らかである。

また、前記実施例においては、ソース電極の配線とゲー
ト電極の配線が交差しても良いように、PSG膜またはCVD
SnO_２膜９を形成した例について示したが、マスクパタ
ーンの設計の仕方により、両配線が互いに交差しないよ
うにすれば、もっと製造プロセスが簡単化することは明
らかである。

また、前記実施例の第１図における各部分の導電型は全
く逆のものでもよいことは当業者にとって明らかであ
る。

［発明の効果］以上のように本発明によれば、ソース領域にトンネル注
入構造を採用し、また、ソース領域とシールディングゲ
ートおよびコントロールゲート領域を同一マスクを用い
て決定し、拡散工程は一回のみにしたことにより、素子
間の均一性が格段に優れ、感度特性のバラツキが殆どな
く高歩留りにして製造後のデバイスは平坦化されている
ため、光の吸収効率の良い、高速,高感度,高密度で高出
力な光電変換装置が得られる。

【図面の簡単な説明】

第１図(A)〜(F)は本発明の一実施例に係るSIT光電変換
装置の製造プロセス説明図、第２図(A)〜(E)はゲート蓄
積型SIT光電変換装置の先行例としての製造プロセス説
明図、第３図および第４図(A),(B)はともにゲート蓄積
型SIT光電変換装置の他の先行例を示す構造断面図であ
る。２……ｎ^＋基板、３……高抵抗エピタキシャル層、４…
…分割ゲートSITのシールディングゲート領域、６……
分割ゲートSITのコントロールゲート領域、７……フィ
ールド酸化極、９……PSGもしくはCVD SiO_２膜の絶縁
膜、11……透過電極、12……Al電極部分、13……シール
ディングゲートのAlコンタクト電極、14……ソース電極
となる導電膜、15……極めて薄い酸化膜でトンネル注入
領域、16……チャンネル領域、17……ドレイン電極。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭53−57769（ＪＰ，Ａ) 特開昭59−107570（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】基板上に形成される静電誘導トランジスタ
型の光電変換装置において、第１導電型高不純物密度の
ドレイン領域と、該ドレイン領域の上部に形成された高
抵抗チャンネル領域と、該チャンネル領域の上部の一部
に形成された第２導電型高不純物密度のコントロールゲ
ート領域及びシールディングゲート領域と、そのコント
ロールゲート領域及びシールディングゲート領域の間に
形成された１０〜１００Åのソース絶縁膜と、該ソース
絶縁膜の上部に形成されたソース領域となる導電層と、
前記コントロールゲート領域の上部に形成されたゲート
絶縁膜と、該ゲート絶縁膜の上部に形成された透明導電
層から成るゲート電極とを備えていることを特徴とする
光電変換装置。
【請求項２】基板上に静電誘導トランジスタ型の光電変
換装置を形成する方法において、第１導電型の基板上に
高抵抗エピタキシャル成長層を形成し、その上にフィー
ルド酸化膜を形成する工程と、第１マスク合わせ工程に
よって静電誘導トランジスタ形成予定領域の窓開けを行
い、そこにソース絶縁膜となる１０〜１００Åの第１の
絶縁膜を形成後、導電層を全面に形成する工程と、第２
マスク合わせ工程によって前記静電誘導トランジスタの
ソース領域となる部分の前記導電層を残して他の部分を
エッチング除去しソース領域を形成する工程と、該ソー
ス領域をマスクとして前記第１の絶縁膜をエッチング除
去し第２導電型のシールディングゲート領域およびコン
トロールゲート領域形成予定領域の窓開けを行う工程
と、前記窓開けを行なわれた領域にイオン注入を行う工
程と、全面に第２の絶縁膜を所定の厚さに形成後、前記
イオン注入層の活性化を行い前記第２導電型のシールデ
ィングゲート領域およびコントロールゲート領域を形成
する工程と、第３マスク合わせ工程により前記コントロ
ールゲート領域上部の前記第２の絶縁膜をエッチング除
去して窓開けを行う工程と、全面にゲート絶縁膜となる
第３の絶縁膜を形成する工程と、その第３の絶縁膜上に
検出すべき電磁波に対して透明な導電性電極材料を全面
に形成する工程と、第４マスク合わせ工程により前記導
電性電極材料を所望の形状に加工することによりコント
ロールゲート電極を形成する工程と、第５マスク合わせ
工程により前記シールディングゲート領域およびソース
領域と取り出し電極との導通を取るために所定の位置に
穴開けを行う工程と、前記取り出し電極や配線のための
電極材料を全面に形成する工程と、第６マスク合わせ工
程により前記電極材料を所望の形状に加工した後、更に
パッシベーション膜を形成する工程とを有することを特
徴とする光電変換装置の製造方法。