JPH0614635B2 - 速度変換回路 - Google Patents
速度変換回路Info
- Publication number
- JPH0614635B2 JPH0614635B2 JP59072112A JP7211284A JPH0614635B2 JP H0614635 B2 JPH0614635 B2 JP H0614635B2 JP 59072112 A JP59072112 A JP 59072112A JP 7211284 A JP7211284 A JP 7211284A JP H0614635 B2 JPH0614635 B2 JP H0614635B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output
- conversion circuit
- circuit
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/18—Time-division multiplex systems using frequency compression and subsequent expansion of the individual signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は速度変換回路に係り、特にデジタル無線回線用
送信側速度変換回路とその逆変換としての受信側速度変
換とを一つの回路で実現した速度変換回路に関する。
送信側速度変換回路とその逆変換としての受信側速度変
換とを一つの回路で実現した速度変換回路に関する。
従来、この種のデジタル無線回線用速度変換回路は、同
様の構成要素を多く含みながら、送信側と受信側との回
路が個別に設計・試作・製造されており、開発費、試作
費や製造の為の管理費用が各々片側のみの２倍近くにな
るという欠点があった。
様の構成要素を多く含みながら、送信側と受信側との回
路が個別に設計・試作・製造されており、開発費、試作
費や製造の為の管理費用が各々片側のみの２倍近くにな
るという欠点があった。
本発明の目的は、このような欠点を除き、１つの回路で
送信側速度変換回路と受信側のそれとのいずれの機能で
も実現できる様にした速度変換回路を提供することにあ
る。
送信側速度変換回路と受信側のそれとのいずれの機能で
も実現できる様にした速度変換回路を提供することにあ
る。
本発明の速度変換回路の構成は、入力データに同期した
第１のクロックの入力端子および出力データを読み出す
べき第２のクロックの入力端子と、１フレーム内の多重
化パルスのタイミング信号を発生させるフレームタイミ
ング信号発生器と、このフレームタイミング発生器を動
作させるクロックとして前記第１のクロックを用いるか
前記第２のクロックを用いるかを選択する第１の選択器
と、前記多重化パルスのタイミングで行われるクロック
のインヒビットを前記第１のクロックに対して行うか前
記第２のクロックに対して行うかを選択する第２の選択
器とを備え、送信側回路にも受信側回路にも用いること
ができる様にこれら選択器の構成となっていることを特
徴とする。
第１のクロックの入力端子および出力データを読み出す
べき第２のクロックの入力端子と、１フレーム内の多重
化パルスのタイミング信号を発生させるフレームタイミ
ング信号発生器と、このフレームタイミング発生器を動
作させるクロックとして前記第１のクロックを用いるか
前記第２のクロックを用いるかを選択する第１の選択器
と、前記多重化パルスのタイミングで行われるクロック
のインヒビットを前記第１のクロックに対して行うか前
記第２のクロックに対して行うかを選択する第２の選択
器とを備え、送信側回路にも受信側回路にも用いること
ができる様にこれら選択器の構成となっていることを特
徴とする。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の実施例の速度変換回路を示すブロック
図である。同図を参照すると、本速度変換回路は、送受
共用化されたデジタル無線回線用速度変換回路を示して
おり、データの入力端子１０と、そのデータに同期した
第１のクロック入力端子１１と、速度変換後の出力デー
タを読出すための第２のクロック入力端子２０と、多重
化前のデータの出力端子３０および多重化後のデータの
出力端子３１と、フレームパルスの入力端子４０と、位
相比較器３００の出力端子５０と、多重化信号の入力端
子６０とを有し、第１のクロック入力端子１１からの第
１のクロック１０１と第１のクロックインヒビットパル
ス１０２とを入力する第１のクロックインヒビットゲー
ト１０３と、このゲート１０３の出力で動作する第１の
分周器１０４と、第２のクロック入力端子２０からの第
２のクロック２０１と第２のロックインヒビットパルス
２０２とを入力とする第２のフロックインヒビットゲー
ト２０３と、同ゲートの出力信号で動作するる第２の分
周器２０４と、第１の分周器１０４の出力と第２の分周
器２０４の出力との位相比較を行いその結果を出力端子
５０へ出力する位相比較器３００と前記第１のクロック
１０１と第２のクロック２０１とを入力としそのいずれ
か一方を選択し出力とする第１の選択回路４００と、こ
の選択回路４００の出力をクロック入力とし前記フレー
ムパルス入力端子４０からのフレームパルスに依り初期
位相を確定しうる構成を有するフレームタイミング発生
器５００と、フレームタイミング発生器５００の出力で
あり多重化パルスのタイミングを示す多重化パルスタイ
ミング信号５０１を入力とし、この多重化タイミング信
号５０１を前記第１のクロックインヒビットパルス１０
２に出力するかまたは前記第２のクロックインヒビット
パルス２０３へ出力するかを選択する第２の選択回路４
０１と、前記データ入力端子１０からのデータを入力と
し前記第１の分周器１０４出力に依り書込制御を行い、
前記第２の分周器２０４出力に依り読出制御を行うエラ
ステイックメモリ６００と、前記フレームタイミング発
生器５００により制御されエラステイックメモリ６００
の出力信号に前記多重化信号入力端子６０からの信号を
多重化する多重化回路７００と、エラステイックメモリ
６００の出力を前記第２のクロック２０１により読み出
し出力を端子３０へ出力する第１のフリップフロップ８
００と、多重化回路７００の出力を前記第２のクロック
２０１により読み出し端子３１へ出力する第２のフリッ
プフロップ８０１とを含み構成される。
図である。同図を参照すると、本速度変換回路は、送受
共用化されたデジタル無線回線用速度変換回路を示して
おり、データの入力端子１０と、そのデータに同期した
第１のクロック入力端子１１と、速度変換後の出力デー
タを読出すための第２のクロック入力端子２０と、多重
化前のデータの出力端子３０および多重化後のデータの
出力端子３１と、フレームパルスの入力端子４０と、位
相比較器３００の出力端子５０と、多重化信号の入力端
子６０とを有し、第１のクロック入力端子１１からの第
１のクロック１０１と第１のクロックインヒビットパル
ス１０２とを入力する第１のクロックインヒビットゲー
ト１０３と、このゲート１０３の出力で動作する第１の
分周器１０４と、第２のクロック入力端子２０からの第
２のクロック２０１と第２のロックインヒビットパルス
２０２とを入力とする第２のフロックインヒビットゲー
ト２０３と、同ゲートの出力信号で動作するる第２の分
周器２０４と、第１の分周器１０４の出力と第２の分周
器２０４の出力との位相比較を行いその結果を出力端子
５０へ出力する位相比較器３００と前記第１のクロック
１０１と第２のクロック２０１とを入力としそのいずれ
か一方を選択し出力とする第１の選択回路４００と、こ
の選択回路４００の出力をクロック入力とし前記フレー
ムパルス入力端子４０からのフレームパルスに依り初期
位相を確定しうる構成を有するフレームタイミング発生
器５００と、フレームタイミング発生器５００の出力で
あり多重化パルスのタイミングを示す多重化パルスタイ
ミング信号５０１を入力とし、この多重化タイミング信
号５０１を前記第１のクロックインヒビットパルス１０
２に出力するかまたは前記第２のクロックインヒビット
パルス２０３へ出力するかを選択する第２の選択回路４
０１と、前記データ入力端子１０からのデータを入力と
し前記第１の分周器１０４出力に依り書込制御を行い、
前記第２の分周器２０４出力に依り読出制御を行うエラ
ステイックメモリ６００と、前記フレームタイミング発
生器５００により制御されエラステイックメモリ６００
の出力信号に前記多重化信号入力端子６０からの信号を
多重化する多重化回路７００と、エラステイックメモリ
６００の出力を前記第２のクロック２０１により読み出
し出力を端子３０へ出力する第１のフリップフロップ８
００と、多重化回路７００の出力を前記第２のクロック
２０１により読み出し端子３１へ出力する第２のフリッ
プフロップ８０１とを含み構成される。
第２図において、第１図のフレームタイミング発生器５
００の出力である多重化信号タイミングパルス５０１と
本実施例の回路を送信側で用いた場合における多重化回
路７００の出力である出力端子３１の波形の関係が示さ
れており、この場合には２以上の任意の自然数Ｎとして
入力データ端子１０の入力データＮビットに対し、１ビ
ット周期的に信号を多重化していることを示している。
００の出力である多重化信号タイミングパルス５０１と
本実施例の回路を送信側で用いた場合における多重化回
路７００の出力である出力端子３１の波形の関係が示さ
れており、この場合には２以上の任意の自然数Ｎとして
入力データ端子１０の入力データＮビットに対し、１ビ
ット周期的に信号を多重化していることを示している。
第３図は第１図のブロック図に従って送信側速度変換回
路を構成した一例を示す回路ブロック図である。同図に
おいて、本回路は、前記第１の選択回路４００は第２の
クロック２０１を選択し、第２の選択回路４０１は第２
のクロックインヒットパルス側２０２１供給される様に
選択された送信側回路９０１および第１の入力クロック
１０１の周波数の（Ｎ＋１）／Ｎ倍の中心発振周波数を
有し、送信側回路９０１の位相比較器出力により発振周
波数が制御されその出力が回路９０１の第２のクロック
入力端子に供給される電圧制御発振器９０２とで構成さ
れている。
路を構成した一例を示す回路ブロック図である。同図に
おいて、本回路は、前記第１の選択回路４００は第２の
クロック２０１を選択し、第２の選択回路４０１は第２
のクロックインヒットパルス側２０２１供給される様に
選択された送信側回路９０１および第１の入力クロック
１０１の周波数の（Ｎ＋１）／Ｎ倍の中心発振周波数を
有し、送信側回路９０１の位相比較器出力により発振周
波数が制御されその出力が回路９０１の第２のクロック
入力端子に供給される電圧制御発振器９０２とで構成さ
れている。
この送信側の動作は、第１図、第２図、第３図に示すよ
うに、フレームタイミング発生器５００が前記第２のク
ロック２０１つまり第１のクロック１０１の（Ｎ＋１）
／Ｎ倍の周波数を有しており、第１のクロック１０１の
Ｎビットつまり第２のクロック２０１のＮ＋１ビットに
１回多重化タイミングパルス５０１を出力し、第２の分
周器２０４に入るクロックはＮ＋１ビットに１回立上り
が削除される。その結果として、位相比較器に入力され
る第１および第２の分周器１０４，２０４の入力は長時
間観測すれば立上りの回数は同一となる様に電圧制御発
振器９０２の発振周波数が制御される。一方、入力デー
タは、第１の分周器１０４の出力に依り書き込まれ、第
２の分周器２０４の出力に依り読み出される。この読出
された時点では入力データの１ビットの時間はＮ／（Ｎ
＋１）倍に圧縮されており、その空いた時間に多重化信
号がフレームタイミング発生器５００により制御されて
多重化される。
うに、フレームタイミング発生器５００が前記第２のク
ロック２０１つまり第１のクロック１０１の（Ｎ＋１）
／Ｎ倍の周波数を有しており、第１のクロック１０１の
Ｎビットつまり第２のクロック２０１のＮ＋１ビットに
１回多重化タイミングパルス５０１を出力し、第２の分
周器２０４に入るクロックはＮ＋１ビットに１回立上り
が削除される。その結果として、位相比較器に入力され
る第１および第２の分周器１０４，２０４の入力は長時
間観測すれば立上りの回数は同一となる様に電圧制御発
振器９０２の発振周波数が制御される。一方、入力デー
タは、第１の分周器１０４の出力に依り書き込まれ、第
２の分周器２０４の出力に依り読み出される。この読出
された時点では入力データの１ビットの時間はＮ／（Ｎ
＋１）倍に圧縮されており、その空いた時間に多重化信
号がフレームタイミング発生器５００により制御されて
多重化される。
第４図は第１図に示す速度変換回路を用いて受信側速度
変換回路を構成した一例を示す回路図である。同図にお
いて、本回路は、フレーム同期回路９０３からのフレー
ムパルスを、フレームパルス入力端子４０に供給し、第
１の選択回路４００は第１のクロック１０１を選択し、
第２の選択回路４０１は第１のクロックインヒビットパ
ルス側１０２に供給される様に選択された受信側回路９
０４および第３図の入力クロック周波数と同一の中心周
波数を有し、受信側回路９０４の位相比較器出力により
発振周波数が制御され、その出力が前記回路９０４の第
２のクロック入力端子に供給される電圧制御発振器９０
５とで構成される。
変換回路を構成した一例を示す回路図である。同図にお
いて、本回路は、フレーム同期回路９０３からのフレー
ムパルスを、フレームパルス入力端子４０に供給し、第
１の選択回路４００は第１のクロック１０１を選択し、
第２の選択回路４０１は第１のクロックインヒビットパ
ルス側１０２に供給される様に選択された受信側回路９
０４および第３図の入力クロック周波数と同一の中心周
波数を有し、受信側回路９０４の位相比較器出力により
発振周波数が制御され、その出力が前記回路９０４の第
２のクロック入力端子に供給される電圧制御発振器９０
５とで構成される。
ここで、受信側回路では、送信側と全く逆に速度変換を
行うものであり、フレームタイミング発生器５００は第
１のクロック１０１で動作し、クロックのインヒビット
はこの第１のクロック１０１に対して行われる。その結
果としてエラステイックメモリ６００には、送信側で多
重化された信号は書き行まれずエラステイックメモリ６
００の出力を第２のクロック２０１で読み出すことで送
信側の入力データ列を再生するものである。
行うものであり、フレームタイミング発生器５００は第
１のクロック１０１で動作し、クロックのインヒビット
はこの第１のクロック１０１に対して行われる。その結
果としてエラステイックメモリ６００には、送信側で多
重化された信号は書き行まれずエラステイックメモリ６
００の出力を第２のクロック２０１で読み出すことで送
信側の入力データ列を再生するものである。
本実施例の説明では便宜上速度変換を行う信号列は１列
のみで説明したが、この他にこの信号の列数は複数であ
っても可能である。
のみで説明したが、この他にこの信号の列数は複数であ
っても可能である。
〔発明の効果〕 本発明によれば、以上説明したように、デジタル無線回
線用速度変換回路が１つの回路で送信側受信側に使い分
けられる様に構成されていることにより、１種類の回路
を設計製造することで送受の両機能が実現され、２種類
の回路を設計製造する場合に比べて設計・試作・製造上
の管理費用を半分近くにすることができ、また１つの回
路当りの生産量が２倍となる為習熟によるコストダウン
も期待できる等の効果が得られる。
線用速度変換回路が１つの回路で送信側受信側に使い分
けられる様に構成されていることにより、１種類の回路
を設計製造することで送受の両機能が実現され、２種類
の回路を設計製造する場合に比べて設計・試作・製造上
の管理費用を半分近くにすることができ、また１つの回
路当りの生産量が２倍となる為習熟によるコストダウン
も期待できる等の効果が得られる。
第１図は本発明の一実施例の送受供用化されたデジタル
無線回線用速度変換回路のブロック図、第２図は第１図
に示したフレームタイミング発生器の出力信号の一例を
示したタイミング図、第３図は第１図に示した速度変換
回路を用いた送信側速度変換回路を示す回路ブロック
図、第４図は第１図に示した速度変換回路を用いた受信
側速度変換回路を示す回路ブロック図である。尚図にお
いて、 １０……データの入力端子、１１……第１のクロック入
力端子、２０……第２のクロック入力端子、３０……多
重化前のデータ出力端子、３１……多重化後のデータ出
力端子、４０……フレームパルスの入力端子、５０……
位相比較器の出力端子、６０……多重化信号の出力端
子、１０１……第１のクロック、１０２……第１のクロ
ックインヒビットパルス、１０３……第１のクロックイ
ンヒビットゲート、１０４……第１の分周器、２０１…
…第２のクロック、２０２……第２のクロックインヒビ
ットパルス、２０３……第２のクロックインヒビットゲ
ート、２０４……第２の分周器、３００……位相比較
器、４００……第１の選択回路、４０１……第２の選択
回路、５００……フレームタイミング発生器、６００…
…エラステイックメモリ、７００……多重化回路、８０
０……第１のフリップフロップ、８０１……第２のフリ
ップフロップ、９０１……送信側回路、９０２……電圧
制御発振器、９０３……フレーム 回路、９０４……受
信側回路、９０５……電圧制御発振器。
無線回線用速度変換回路のブロック図、第２図は第１図
に示したフレームタイミング発生器の出力信号の一例を
示したタイミング図、第３図は第１図に示した速度変換
回路を用いた送信側速度変換回路を示す回路ブロック
図、第４図は第１図に示した速度変換回路を用いた受信
側速度変換回路を示す回路ブロック図である。尚図にお
いて、 １０……データの入力端子、１１……第１のクロック入
力端子、２０……第２のクロック入力端子、３０……多
重化前のデータ出力端子、３１……多重化後のデータ出
力端子、４０……フレームパルスの入力端子、５０……
位相比較器の出力端子、６０……多重化信号の出力端
子、１０１……第１のクロック、１０２……第１のクロ
ックインヒビットパルス、１０３……第１のクロックイ
ンヒビットゲート、１０４……第１の分周器、２０１…
…第２のクロック、２０２……第２のクロックインヒビ
ットパルス、２０３……第２のクロックインヒビットゲ
ート、２０４……第２の分周器、３００……位相比較
器、４００……第１の選択回路、４０１……第２の選択
回路、５００……フレームタイミング発生器、６００…
…エラステイックメモリ、７００……多重化回路、８０
０……第１のフリップフロップ、８０１……第２のフリ
ップフロップ、９０１……送信側回路、９０２……電圧
制御発振器、９０３……フレーム 回路、９０４……受
信側回路、９０５……電圧制御発振器。
Claims (1)
- 【請求項１】送信側速度変換回路にも受信側速度変換回
路にも使用できる速度変換回路であって、書込みパルス
に応答して入力データをストアし読出しパルスに応答し
てストアしたデータを読み出すエラスティックメモリ
と、読み出されたデータに多重化信号を挿入して第１の
出力端子に供給する手段と、読み出されたデータを第２
の出力端子に供給する手段と、前記入力データに同期し
た第１のクロックおよび第２のクロックを受け、前記送
信側に指定されたときは前記第２のクロックを選択し前
記受信側に指定されたときは前記第１のクロックを選択
する第１の選択手段と、この選択手段によって選択され
たクロックおよび前記受信側に指定されたときに供給さ
れるフレームパルスに応答して多重化タイミング信号を
発生する手段と、第１および第２の出力端を有し、前記
多重化タイミング信号を前記受信側に指定されたときは
前記第１の出力端に出力し前記送信側に指定されたとき
は前記第２の出力端に出力する第２の選択手段と、前記
第１のクロックを受けるとともに前記第２の選択手段の
前記第１の出力端に接続され、前記第１の出力端に前記
多重化タイミング信号が発生されたときは前記第１のク
ロックの出力を禁止する第１のゲート手段と、前記第２
のクロックを受けるとともに前記第２の選択手段の前記
第２の出力端に接続され、前記第２の出力端に前記多重
化タイミング信号が発生されたときは前記第２のクロッ
クの出力を禁止する第２のゲート手段と、前記第１のゲ
ート手段の出力に応答して前記書込みパルスを発生し、
前記第２のゲート手段の出力に応答して前記読出しパル
スを発生する手段と、前記書込みパルスおよび前記読出
しパルスの位相比較出力に応答して前記第２のクロック
を発生する制御発振器とを備える速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59072112A JPH0614635B2 (ja) | 1984-04-11 | 1984-04-11 | 速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59072112A JPH0614635B2 (ja) | 1984-04-11 | 1984-04-11 | 速度変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60214652A JPS60214652A (ja) | 1985-10-26 |
| JPH0614635B2 true JPH0614635B2 (ja) | 1994-02-23 |
Family
ID=13479969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59072112A Expired - Lifetime JPH0614635B2 (ja) | 1984-04-11 | 1984-04-11 | 速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614635B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5466014A (en) * | 1977-11-07 | 1979-05-28 | Nippon Telegr & Teleph Corp <Ntt> | Multiple converter |
| JPS58181346A (ja) * | 1982-04-19 | 1983-10-24 | Nec Corp | デ−タ多重化回路 |
-
1984
- 1984-04-11 JP JP59072112A patent/JPH0614635B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60214652A (ja) | 1985-10-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |