JPH06151305A - 半導体結晶の成長方法及びｍｏｓ型トランジスタの作製方法 - Google Patents
半導体結晶の成長方法及びｍｏｓ型トランジスタの作製方法Info
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- JPH06151305A JPH06151305A JP31426392A JP31426392A JPH06151305A JP H06151305 A JPH06151305 A JP H06151305A JP 31426392 A JP31426392 A JP 31426392A JP 31426392 A JP31426392 A JP 31426392A JP H06151305 A JPH06151305 A JP H06151305A
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Abstract
(57)【要約】
【目的】より結晶欠陥を少なくすることができ、均一に
結晶成長させ得る半導体結晶の成長方法を提供する。 【構成】半導体結晶の成長方法は、非晶質シリコン層１
６を絶縁基板１０上に形成し、非晶質シリコン層１６か
ら結晶粒２２を形成する。そして、分離された１つの非
晶質シリコン層の領域１６Ａ内に、１カ所にのみ核成長
の種となる核成長領域１８を形成することを特徴とす
る。
結晶成長させ得る半導体結晶の成長方法を提供する。 【構成】半導体結晶の成長方法は、非晶質シリコン層１
６を絶縁基板１０上に形成し、非晶質シリコン層１６か
ら結晶粒２２を形成する。そして、分離された１つの非
晶質シリコン層の領域１６Ａ内に、１カ所にのみ核成長
の種となる核成長領域１８を形成することを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体結晶の成長方法
及びＭＯＳ型トランジスタの作製方法に関する。
及びＭＯＳ型トランジスタの作製方法に関する。
【０００２】
【従来の技術】アモルファス状シリコンあるいはポリシ
リコン（以下、多結晶シリコンともいう）の薄膜を用い
た薄膜トランジスタ（以下、ＴＦＴと略す）を負荷素子
に用いた積層型ＳＲＡＭが提案されている。また、ＴＦ
Ｔは、ＬＣＤ用液晶パネル等にも使用されている。オン
電流特性、サブスレッショールド特性、オン／オフ電流
比等に高性能を要求されるＴＦＴにおいては、通常、多
結晶シリコン薄膜が用いられる。
リコン（以下、多結晶シリコンともいう）の薄膜を用い
た薄膜トランジスタ（以下、ＴＦＴと略す）を負荷素子
に用いた積層型ＳＲＡＭが提案されている。また、ＴＦ
Ｔは、ＬＣＤ用液晶パネル等にも使用されている。オン
電流特性、サブスレッショールド特性、オン／オフ電流
比等に高性能を要求されるＴＦＴにおいては、通常、多
結晶シリコン薄膜が用いられる。
【０００３】ところが、多結晶シリコン中には、単結晶
シリコン中よりも、シリコン原子の未結合手が高密度に
存在し、それらがＴＦＴのオフ時におけるリーク電流発
生の原因となり、ＴＦＴのオン時における動作速度の低
下の原因ともなっている。従って、ＴＦＴの特性を向上
させるためには、結晶欠陥の少ない均一な多結晶シリコ
ン薄膜を形成することが重要な課題である。
シリコン中よりも、シリコン原子の未結合手が高密度に
存在し、それらがＴＦＴのオフ時におけるリーク電流発
生の原因となり、ＴＦＴのオン時における動作速度の低
下の原因ともなっている。従って、ＴＦＴの特性を向上
させるためには、結晶欠陥の少ない均一な多結晶シリコ
ン薄膜を形成することが重要な課題である。
【０００４】多結晶シリコン結晶粒の形成は、従来、通
常の化学的気相成長法、あるいはランダム固相成長法に
よって行われている。しかしながら、通常の化学的気相
成長法では、大きな多結晶シリコン結晶粒を形成しよう
とした場合、均一な膜質を有し且つ低リークで高移動度
を有する多結晶シリコン膜を形成することが困難であ
る。ランダム固相成長法では、多結晶シリコン結晶粒の
粒径が１μｍ以上の大粒径化された多結晶シリコン薄膜
を形成することが可能であるが、多結晶シリコン結晶粒
を選択的に成長させることが難しく、しかもＴＦＴ活性
領域内に結晶粒界が存在することが多い。その結果、粒
界領域の多少によって、リーク電流や閾値電圧等のＴＦ
Ｔ特性にばらつきが生じ、ＴＦＴの信頼性が低下するだ
けでなく、ＴＦＴのライフタイムの短縮を招く。
常の化学的気相成長法、あるいはランダム固相成長法に
よって行われている。しかしながら、通常の化学的気相
成長法では、大きな多結晶シリコン結晶粒を形成しよう
とした場合、均一な膜質を有し且つ低リークで高移動度
を有する多結晶シリコン膜を形成することが困難であ
る。ランダム固相成長法では、多結晶シリコン結晶粒の
粒径が１μｍ以上の大粒径化された多結晶シリコン薄膜
を形成することが可能であるが、多結晶シリコン結晶粒
を選択的に成長させることが難しく、しかもＴＦＴ活性
領域内に結晶粒界が存在することが多い。その結果、粒
界領域の多少によって、リーク電流や閾値電圧等のＴＦ
Ｔ特性にばらつきが生じ、ＴＦＴの信頼性が低下するだ
けでなく、ＴＦＴのライフタイムの短縮を招く。
【０００５】ポリシリコン薄膜を用いた場合のこれらの
問題を改善するために、近年、アモルファス化のための
Ｓｉ+注入ドーズ量を所定の位置において少なくしてお
き、かかる所定の位置に結晶化のためのシリコン核を形
成する方法が提案されている（H. Kumomi 他、"Control
of Grain-Location in Solid State Crystallization
of Si"、Extended Abstracts of the 22nd (1990 Inter
national) Conferenceon Solid State Devices and Mat
erials, Sendai, 1990, pp 1159-1160、及び特開平３−
１２５４２２号公報参照）。
問題を改善するために、近年、アモルファス化のための
Ｓｉ+注入ドーズ量を所定の位置において少なくしてお
き、かかる所定の位置に結晶化のためのシリコン核を形
成する方法が提案されている（H. Kumomi 他、"Control
of Grain-Location in Solid State Crystallization
of Si"、Extended Abstracts of the 22nd (1990 Inter
national) Conferenceon Solid State Devices and Mat
erials, Sendai, 1990, pp 1159-1160、及び特開平３−
１２５４２２号公報参照）。
【０００６】特開平３−１２５４２２号公報に開示され
た方法を、図９の形成工程図に基づき説明する。先ず、
図９の（Ａ）に示すように、ＳｉＯ2層５１上のポリシ
リコン層５２に低ドーズ量でシリコン（Ｓｉ+）をイオ
ン注入する。次いで、図９の（Ｂ）に示すように、ポリ
シリコン層５２の上面にリソグラフィー技術を用いてレ
ジストマスク５３を形成し、レジストマスク５３で被覆
されていないポリシリコン層５２に高ドーズ量でＳｉ+
を選択的にイオン注入する。その後、レジストマスク５
３を除去して、図９の（Ｃ）に示すように、低温固相成
長法によって低ドーズ量にてイオン注入した領域を中心
にしてシリコン結晶を成長させ、単結晶シリコン領域５
４を形成する。
た方法を、図９の形成工程図に基づき説明する。先ず、
図９の（Ａ）に示すように、ＳｉＯ2層５１上のポリシ
リコン層５２に低ドーズ量でシリコン（Ｓｉ+）をイオ
ン注入する。次いで、図９の（Ｂ）に示すように、ポリ
シリコン層５２の上面にリソグラフィー技術を用いてレ
ジストマスク５３を形成し、レジストマスク５３で被覆
されていないポリシリコン層５２に高ドーズ量でＳｉ+
を選択的にイオン注入する。その後、レジストマスク５
３を除去して、図９の（Ｃ）に示すように、低温固相成
長法によって低ドーズ量にてイオン注入した領域を中心
にしてシリコン結晶を成長させ、単結晶シリコン領域５
４を形成する。
【０００７】あるいは又、所定の位置以外をポリシリコ
ン／ＳｉＯ2層で被覆した後レーザ光を照射して、シリ
コン核を形成させる方法が本出願人によって提案されて
いる（特願平３−２８５７２０号参照）。この方法は、
図１０の（Ａ）に示すように、第１の工程で基板６１に
形成したＳｉＯ2層６２上の非晶質半導体層６３の上面
にリソグラフィー技術を用いて遮光性マスク６４を形成
する。次いで、第２の工程で、遮光性マスク６４を用い
て、非晶質半導体層にエキシマレーザ光を照射して結晶
成長させるシリコン核６５を発生させる（図１０の
（Ｂ）参照）。続いて、第３の工程で、低温固相アニー
ル処理を施すことで非晶質半導体層６３に発生させたシ
リコン核６５より結晶を成長させて、単結晶領域６６を
形成する（図１０の（Ｃ）参照）。
ン／ＳｉＯ2層で被覆した後レーザ光を照射して、シリ
コン核を形成させる方法が本出願人によって提案されて
いる（特願平３−２８５７２０号参照）。この方法は、
図１０の（Ａ）に示すように、第１の工程で基板６１に
形成したＳｉＯ2層６２上の非晶質半導体層６３の上面
にリソグラフィー技術を用いて遮光性マスク６４を形成
する。次いで、第２の工程で、遮光性マスク６４を用い
て、非晶質半導体層にエキシマレーザ光を照射して結晶
成長させるシリコン核６５を発生させる（図１０の
（Ｂ）参照）。続いて、第３の工程で、低温固相アニー
ル処理を施すことで非晶質半導体層６３に発生させたシ
リコン核６５より結晶を成長させて、単結晶領域６６を
形成する（図１０の（Ｃ）参照）。
【０００８】特開平３−１２５４２２号公報あるいは特
願平３−２８５７２０号に記載されたこれらの方法にお
いては、低い温度での固相成長により所定の位置におい
て結晶の大粒径化を行い、かかる結晶内にＴＦＴを作製
する。尚、このような方法で作製されたＴＦＴは、シー
ド位置制御単一結晶粒ＴＦＴと呼ばれる。かかるＴＦＴ
は活性領域内に粒界を有さないため、特性にばらつきの
無い高性能のＴＦＴを得ることが期待される。また、Ｔ
ＦＴのそれぞれを単一結晶粒内に形成することができる
ため、均一性の高い複数のＴＦＴを作製することができ
るとされている。
願平３−２８５７２０号に記載されたこれらの方法にお
いては、低い温度での固相成長により所定の位置におい
て結晶の大粒径化を行い、かかる結晶内にＴＦＴを作製
する。尚、このような方法で作製されたＴＦＴは、シー
ド位置制御単一結晶粒ＴＦＴと呼ばれる。かかるＴＦＴ
は活性領域内に粒界を有さないため、特性にばらつきの
無い高性能のＴＦＴを得ることが期待される。また、Ｔ
ＦＴのそれぞれを単一結晶粒内に形成することができる
ため、均一性の高い複数のＴＦＴを作製することができ
るとされている。
【０００９】
【発明が解決しようとする課題】特開平３−１２５４２
２号公報あるいは特願平３−２８５７２０号に記載され
たこれらの半導体結晶の成長方法においては、結晶成長
のための核が、ポリシリコン層５２又は非晶質半導体層
６３中に存在する。これらの核から結晶が成長するが、
隣接する２つの核から成長した２つの結晶の境界は、２
つの結晶の成長状態によって決まり、２つの結晶の境界
の位置を正確に制御することは極めて困難である。従っ
て、ポリシリコン層又は非晶質半導体層中に結晶成長の
ための核を形成しこの核から結晶を成長させた場合、２
つの結晶の入り組んだ境界にＴＦＴの活性領域が含まれ
る場合があり（図１１参照）、その結果、ＴＦＴの特性
にばらつきが生じ、均一性の高い複数のＴＦＴを作製す
ることが困難となる。
２号公報あるいは特願平３−２８５７２０号に記載され
たこれらの半導体結晶の成長方法においては、結晶成長
のための核が、ポリシリコン層５２又は非晶質半導体層
６３中に存在する。これらの核から結晶が成長するが、
隣接する２つの核から成長した２つの結晶の境界は、２
つの結晶の成長状態によって決まり、２つの結晶の境界
の位置を正確に制御することは極めて困難である。従っ
て、ポリシリコン層又は非晶質半導体層中に結晶成長の
ための核を形成しこの核から結晶を成長させた場合、２
つの結晶の入り組んだ境界にＴＦＴの活性領域が含まれ
る場合があり（図１１参照）、その結果、ＴＦＴの特性
にばらつきが生じ、均一性の高い複数のＴＦＴを作製す
ることが困難となる。
【００１０】また、チャネル形成予定領域に相当するポ
リシリコン層又は非晶質半導体層中に結晶成長のための
核を形成した場合、核には結晶欠陥や歪みが含まれてい
るため、この結晶欠陥や歪みが最終的に形成されるＴＦ
Ｔのチャネル領域に残るという問題もある。
リシリコン層又は非晶質半導体層中に結晶成長のための
核を形成した場合、核には結晶欠陥や歪みが含まれてい
るため、この結晶欠陥や歪みが最終的に形成されるＴＦ
Ｔのチャネル領域に残るという問題もある。
【００１１】従って、本発明の目的は、より結晶欠陥を
少なくすることができ、均一に結晶成長させ得る半導体
結晶の成長方法及びＭＯＳ型トランジスタの作製方法を
提供することにある。
少なくすることができ、均一に結晶成長させ得る半導体
結晶の成長方法及びＭＯＳ型トランジスタの作製方法を
提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体結晶の成
長方法は、非晶質シリコン層を絶縁基板上に形成し、該
非晶質シリコン層から結晶粒を形成する。そして、上記
の目的を達成するために、分離された１つの非晶質シリ
コン層の領域内に、１カ所にのみ核成長の種となる核成
長領域を形成することを特徴とする。
長方法は、非晶質シリコン層を絶縁基板上に形成し、該
非晶質シリコン層から結晶粒を形成する。そして、上記
の目的を達成するために、分離された１つの非晶質シリ
コン層の領域内に、１カ所にのみ核成長の種となる核成
長領域を形成することを特徴とする。
【００１３】本発明の半導体結晶の成長方法の好ましい
態様においては、前記分離された１つの非晶質シリコン
層の領域の面積は５〜１００μｍ2であり、かかる領域
は、滑らかな曲線又は直線部分を含んだ滑らかな曲線で
囲まれている。更には、前記核成長領域は、分離された
１つの非晶質シリコン層の領域内であってチャネル形成
予定領域以外の位置に形成されている。あるいは又、前
記核成長領域は、分離された１つの非晶質シリコン層の
領域の端部近傍に形成されている。尚、分離された１つ
の非晶質シリコン層の領域は、形成すべきＭＯＳ型トラ
ンジスタの活性領域を確実に含むことが必要である。
態様においては、前記分離された１つの非晶質シリコン
層の領域の面積は５〜１００μｍ2であり、かかる領域
は、滑らかな曲線又は直線部分を含んだ滑らかな曲線で
囲まれている。更には、前記核成長領域は、分離された
１つの非晶質シリコン層の領域内であってチャネル形成
予定領域以外の位置に形成されている。あるいは又、前
記核成長領域は、分離された１つの非晶質シリコン層の
領域の端部近傍に形成されている。尚、分離された１つ
の非晶質シリコン層の領域は、形成すべきＭＯＳ型トラ
ンジスタの活性領域を確実に含むことが必要である。
【００１４】更に、本発明の半導体結晶の成長方法の好
ましい態様においては、分離された１つの非晶質シリコ
ン層の領域は、非晶質シリコン層をエッチングすること
によって形成される。あるいは又、分離された１つの非
晶質シリコン層の領域は、非晶質シリコン層への酸素イ
オン、窒素イオン又はアルゴンイオンのイオン注入によ
って形成される。
ましい態様においては、分離された１つの非晶質シリコ
ン層の領域は、非晶質シリコン層をエッチングすること
によって形成される。あるいは又、分離された１つの非
晶質シリコン層の領域は、非晶質シリコン層への酸素イ
オン、窒素イオン又はアルゴンイオンのイオン注入によ
って形成される。
【００１５】本発明のＭＯＳ型トランジスタの製造方法
は、非晶質シリコン層を絶縁基板上に形成し、この非晶
質シリコン層から結晶粒を形成した後、成長した結晶粒
にソース・ドレイン領域及びチャネル領域を形成する。
そして、上記の目的を達成するために、分離された１つ
の非晶質シリコン層の領域内に、１カ所にのみ核成長の
種となる核成長領域を形成することを特徴とする。
は、非晶質シリコン層を絶縁基板上に形成し、この非晶
質シリコン層から結晶粒を形成した後、成長した結晶粒
にソース・ドレイン領域及びチャネル領域を形成する。
そして、上記の目的を達成するために、分離された１つ
の非晶質シリコン層の領域内に、１カ所にのみ核成長の
種となる核成長領域を形成することを特徴とする。
【００１６】
【作用】本発明においては、結晶成長させるべき非晶質
シリコン層の領域は、それぞれ分離されている。これに
よって、結晶粒はかかる領域内でのみ成長するので、結
晶粒の外縁を正確に制御することができる。隣接する２
つの領域が分離されているので、１つの領域内で成長し
た結晶粒が、他の領域で成長した結晶粒と接触すること
がなく、ＴＦＴの活性領域内に２つの結晶粒の境界が存
在することを効果的に防止することができる。
シリコン層の領域は、それぞれ分離されている。これに
よって、結晶粒はかかる領域内でのみ成長するので、結
晶粒の外縁を正確に制御することができる。隣接する２
つの領域が分離されているので、１つの領域内で成長し
た結晶粒が、他の領域で成長した結晶粒と接触すること
がなく、ＴＦＴの活性領域内に２つの結晶粒の境界が存
在することを効果的に防止することができる。
【００１７】更に、分離された１つの非晶質シリコン層
の領域内に、１カ所にのみ核成長の種となる核成長領域
を形成するので、１つの領域内に複数の結晶粒が成長す
ることを抑制することが可能となる。
の領域内に、１カ所にのみ核成長の種となる核成長領域
を形成するので、１つの領域内に複数の結晶粒が成長す
ることを抑制することが可能となる。
【００１８】本発明の半導体結晶の成長方法の好ましい
態様においては、分離された１つの非晶質シリコン層の
領域は、滑らかな曲線又は直線部分を含んだ滑らかな曲
線で囲まれている。これによって、成長する結晶粒内に
結晶欠陥が形成され難くなる。
態様においては、分離された１つの非晶質シリコン層の
領域は、滑らかな曲線又は直線部分を含んだ滑らかな曲
線で囲まれている。これによって、成長する結晶粒内に
結晶欠陥が形成され難くなる。
【００１９】また、核成長領域が、分離された１つの非
晶質シリコン層の領域内であってチャネル形成予定領域
以外の位置に形成されている場合、あるいは又、核成長
領域が、分離された１つの非晶質シリコン層の領域の端
部近傍に形成されている場合、形成すべきＭＯＳ型トラ
ンジスタの活性領域における結晶欠陥を確実に減少ある
いは無くすることができる。
晶質シリコン層の領域内であってチャネル形成予定領域
以外の位置に形成されている場合、あるいは又、核成長
領域が、分離された１つの非晶質シリコン層の領域の端
部近傍に形成されている場合、形成すべきＭＯＳ型トラ
ンジスタの活性領域における結晶欠陥を確実に減少ある
いは無くすることができる。
【００２０】
【実施例】以下、実施例に基づき、図面を参照して本発
明を説明する。
明を説明する。
【００２１】（実施例−１）実施例−１は、本発明の方
法をボトムゲート型ｐ型薄膜トランジスタから成るＭＯ
Ｓ型トランジスタの製造に適用した例である。
法をボトムゲート型ｐ型薄膜トランジスタから成るＭＯ
Ｓ型トランジスタの製造に適用した例である。
【００２２】［工程−１００］先ず、石英から成る絶縁
基板１０の上に、従来の方法に基づき、非晶質シリコン
層又は多結晶シリコン層を厚さ１００ｎｍ堆積させ、フ
ォトリソグラフィ技術及びエッチング技術によってゲー
ト電極１２を形成する。次に、全面にＳｉＯ2から成る
ゲート酸化膜１４を、通常の方法にて、厚さ３０ｎｍ堆
積させる。こうして、図１の（Ａ）に模式的な一部断面
図で示す構造を得ることができる。
基板１０の上に、従来の方法に基づき、非晶質シリコン
層又は多結晶シリコン層を厚さ１００ｎｍ堆積させ、フ
ォトリソグラフィ技術及びエッチング技術によってゲー
ト電極１２を形成する。次に、全面にＳｉＯ2から成る
ゲート酸化膜１４を、通常の方法にて、厚さ３０ｎｍ堆
積させる。こうして、図１の（Ａ）に模式的な一部断面
図で示す構造を得ることができる。
【００２３】［工程−１１０］次に、全面に非晶質シリ
コン層１６を、従来のＣＶＤ法で堆積させる（図１の
（Ｂ）参照）。非晶質シリコン層１６の厚さは、例えば
４０ｎｍとする。非晶質シリコン層１６の堆積温度は、
４５０〜５５０゜Ｃとすることが望ましい。これ以上の
堆積温度にすると、堆積した非晶質シリコン層１６中に
多結晶が不規則に成長してしまうからである。次に、非
晶質シリコン層１６の高密度化及び均一性向上のため、
非晶質シリコン層１６の焼き締めアニールを行う。焼き
締めアニールの条件として、Ｎ2等の不活性ガス雰囲気
下、４００゜Ｃ、１時間を例示することができる。
コン層１６を、従来のＣＶＤ法で堆積させる（図１の
（Ｂ）参照）。非晶質シリコン層１６の厚さは、例えば
４０ｎｍとする。非晶質シリコン層１６の堆積温度は、
４５０〜５５０゜Ｃとすることが望ましい。これ以上の
堆積温度にすると、堆積した非晶質シリコン層１６中に
多結晶が不規則に成長してしまうからである。次に、非
晶質シリコン層１６の高密度化及び均一性向上のため、
非晶質シリコン層１６の焼き締めアニールを行う。焼き
締めアニールの条件として、Ｎ2等の不活性ガス雰囲気
下、４００゜Ｃ、１時間を例示することができる。
【００２４】あるいは又、非晶質シリコン層１６の形成
の代わりに、全面に多結晶シリコン層をＣＶＤ法等で形
成し、次いで、かかる多結晶シリコン層にＳｉイオンを
イオン注入して、多結晶シリコン層を非晶質シリコン層
とすることにより、全面に非晶質シリコン層１６を形成
することもできる。この場合、イオン注入の条件とし
て、以下の条件を例示することができる。 注入エネルギー： ４０ｋｅＶ ドーズ量 ： １×１０13／ｃｍ2 イオン種 ： Ｓｉ
の代わりに、全面に多結晶シリコン層をＣＶＤ法等で形
成し、次いで、かかる多結晶シリコン層にＳｉイオンを
イオン注入して、多結晶シリコン層を非晶質シリコン層
とすることにより、全面に非晶質シリコン層１６を形成
することもできる。この場合、イオン注入の条件とし
て、以下の条件を例示することができる。 注入エネルギー： ４０ｋｅＶ ドーズ量 ： １×１０13／ｃｍ2 イオン種 ： Ｓｉ
【００２５】［工程−１２０］その後、従来のフォトリ
ソグラフィ技術及びエッチング技術によって非晶質シリ
コン層１６をパターニングして、分離された非晶質シリ
コン層の領域１６Ａを形成する（図１の（Ｃ）参照）。
この領域１６Ａの大きさは５〜１００μｍ2であること
が望ましい。また、この領域１６Ａの内部にＴＦＴを形
成するので、この領域１６ＡはＴＦＴ形成予定領域を含
むことが必要である。更に、この領域１６Ａは、滑らか
な曲線又は直線部分を含んだ滑らかな曲線で囲まれてい
ることが望ましい。具体的には、この領域１６Ａの外形
は、円、楕円、丸味を帯びた多角形等とすることが望ま
しい。尚、非晶質シリコン層１６のエッチング時、ゲー
ト酸化膜１４の一部分がエッチングされてもよい。
ソグラフィ技術及びエッチング技術によって非晶質シリ
コン層１６をパターニングして、分離された非晶質シリ
コン層の領域１６Ａを形成する（図１の（Ｃ）参照）。
この領域１６Ａの大きさは５〜１００μｍ2であること
が望ましい。また、この領域１６Ａの内部にＴＦＴを形
成するので、この領域１６ＡはＴＦＴ形成予定領域を含
むことが必要である。更に、この領域１６Ａは、滑らか
な曲線又は直線部分を含んだ滑らかな曲線で囲まれてい
ることが望ましい。具体的には、この領域１６Ａの外形
は、円、楕円、丸味を帯びた多角形等とすることが望ま
しい。尚、非晶質シリコン層１６のエッチング時、ゲー
ト酸化膜１４の一部分がエッチングされてもよい。
【００２６】［工程−１３０］次に、分離された１つの
非晶質シリコン層の領域１６Ａ内に、１カ所にのみ核成
長の種となる核成長領域１８を形成する。即ち、全面に
レジスト層を形成し、フォトリソグラフィ技術によって
核成長領域を形成すべき部分以外のレジスト層を除去す
る。そして、かかるレジスト層２０をマスクとして、Ｓ
ｉイオンのイオン注入を行う（図１の（Ｄ）参照）。Ｓ
ｉイオンのイオン注入条件を、例えば、以下のとおりと
することができる。 注入エネルギー： １５ ｋｅＶ ドーズ量 ： ２×１０16／ｃｍ2 これによって、レジスト層２０で被覆され且つイオン注
入されなかった非晶質シリコン層の部分が核成長領域１
８となる。尚、核成長領域１８は、分離された１つの非
晶質シリコン層の領域１６Ａ内に１カ所のみ形成するこ
とが、均一な結晶粒を得るために重要である。尚、Ｓｉ
+の代わりにＧｅ+を使用することもできる。核成長領域
は、分離された１つの非晶質シリコン層の領域内であっ
てチャネル形成予定領域以外の位置に形成されているこ
とが望ましい。あるいは又、核成長領域は、図１の
（Ｄ）に示すように、分離された１つの非晶質シリコン
層の領域の端部近傍に形成されていることが望ましい。
この状態の平面図を図２に示す。
非晶質シリコン層の領域１６Ａ内に、１カ所にのみ核成
長の種となる核成長領域１８を形成する。即ち、全面に
レジスト層を形成し、フォトリソグラフィ技術によって
核成長領域を形成すべき部分以外のレジスト層を除去す
る。そして、かかるレジスト層２０をマスクとして、Ｓ
ｉイオンのイオン注入を行う（図１の（Ｄ）参照）。Ｓ
ｉイオンのイオン注入条件を、例えば、以下のとおりと
することができる。 注入エネルギー： １５ ｋｅＶ ドーズ量 ： ２×１０16／ｃｍ2 これによって、レジスト層２０で被覆され且つイオン注
入されなかった非晶質シリコン層の部分が核成長領域１
８となる。尚、核成長領域１８は、分離された１つの非
晶質シリコン層の領域１６Ａ内に１カ所のみ形成するこ
とが、均一な結晶粒を得るために重要である。尚、Ｓｉ
+の代わりにＧｅ+を使用することもできる。核成長領域
は、分離された１つの非晶質シリコン層の領域内であっ
てチャネル形成予定領域以外の位置に形成されているこ
とが望ましい。あるいは又、核成長領域は、図１の
（Ｄ）に示すように、分離された１つの非晶質シリコン
層の領域の端部近傍に形成されていることが望ましい。
この状態の平面図を図２に示す。
【００２７】［工程−１４０］その後、レジスト層２０
を除去し、固相成長アニールによって核成長領域１８か
ら結晶粒２２を成長させる（図３の（Ａ）参照）。固相
成長アニールの条件を、例えば、 温度：５５０〜８００゜Ｃ 時間：０．５〜２０時間 とすることができる。こうして、領域１６Ａから均一な
結晶粒２２を得ることができる。
を除去し、固相成長アニールによって核成長領域１８か
ら結晶粒２２を成長させる（図３の（Ａ）参照）。固相
成長アニールの条件を、例えば、 温度：５５０〜８００゜Ｃ 時間：０．５〜２０時間 とすることができる。こうして、領域１６Ａから均一な
結晶粒２２を得ることができる。
【００２８】［工程−１５０］以降、従来の方法でボト
ムゲート型薄膜ｐ型トランジスタを作製する。即ち、ト
ランジスタを形成すべき領域以外の領域に存在する結晶
粒をフォトリソグラフィ法及びエッチング法によって除
去する（図３の（Ｂ）参照）。そして、レジストマスク
を利用して、イオン注入を行い、ソース・ドレイン領域
２４を形成する。イオン注入の条件を、例えば、 イオン種 ： Ｂイオン 注入エネルギー： １０ ｋｅＶ ドーズ量 ： ３×１０15／ｃｍ2 あるいは、 イオン種 ： ＢＦ2イオン 注入エネルギー： ３５ ｋｅＶ ドーズ量 ： ３×１０15／ｃｍ2 とすることができる。次に、例えば、電気炉を用いてソ
ース・ドレイン領域２４の活性化アニールを行う。活性
化アニールの条件を、例えば、 温度：９００゜Ｃ 時間：２０分 とすることができる。あるいは又、ＲＴＡ法にて、１１
００゜Ｃ×１０秒程度の活性化アニールとすることもで
きる。
ムゲート型薄膜ｐ型トランジスタを作製する。即ち、ト
ランジスタを形成すべき領域以外の領域に存在する結晶
粒をフォトリソグラフィ法及びエッチング法によって除
去する（図３の（Ｂ）参照）。そして、レジストマスク
を利用して、イオン注入を行い、ソース・ドレイン領域
２４を形成する。イオン注入の条件を、例えば、 イオン種 ： Ｂイオン 注入エネルギー： １０ ｋｅＶ ドーズ量 ： ３×１０15／ｃｍ2 あるいは、 イオン種 ： ＢＦ2イオン 注入エネルギー： ３５ ｋｅＶ ドーズ量 ： ３×１０15／ｃｍ2 とすることができる。次に、例えば、電気炉を用いてソ
ース・ドレイン領域２４の活性化アニールを行う。活性
化アニールの条件を、例えば、 温度：９００゜Ｃ 時間：２０分 とすることができる。あるいは又、ＲＴＡ法にて、１１
００゜Ｃ×１０秒程度の活性化アニールとすることもで
きる。
【００２９】その後、層間絶縁層２６としてＳｉＮ層を
１００ｎｍ、ＰＳＧ層を１５０〜２００ｎｍ全面に堆積
させ、層間絶縁層２６にＲＩＥ等により開口部を形成
し、かかる開口部及び層間絶縁層２６上に金属配線材料
をスパッタ法で形成し、次いで、金属配線材料をパター
ニングして配線層２８を形成する（図３の（Ｃ）参
照）。こうして、ボトムゲート型薄膜ｐ型トランジスタ
から成るＭＯＳ型トランジスタを完成させる。
１００ｎｍ、ＰＳＧ層を１５０〜２００ｎｍ全面に堆積
させ、層間絶縁層２６にＲＩＥ等により開口部を形成
し、かかる開口部及び層間絶縁層２６上に金属配線材料
をスパッタ法で形成し、次いで、金属配線材料をパター
ニングして配線層２８を形成する（図３の（Ｃ）参
照）。こうして、ボトムゲート型薄膜ｐ型トランジスタ
から成るＭＯＳ型トランジスタを完成させる。
【００３０】（実施例−２）実施例−２は、実施例−１
の変形である。実施例−２が実施例−１と相違する点
は、分離された非晶質シリコン層の領域１６Ａを形成す
る方法（［工程−１２０］及び図１の（Ｂ）参照）が異
なる点にある。その他の工程は、実施例−１と同様とす
ることができる。以下、相違点のみを説明する。
の変形である。実施例−２が実施例−１と相違する点
は、分離された非晶質シリコン層の領域１６Ａを形成す
る方法（［工程−１２０］及び図１の（Ｂ）参照）が異
なる点にある。その他の工程は、実施例−１と同様とす
ることができる。以下、相違点のみを説明する。
【００３１】実施例−１の［工程−１１０］の後、全面
にレジスト層４０を形成し、フォトリソグラフィ技術に
よって、レジスト層４０に開口部を設ける。かかる開口
部は、分離すべき非晶質シリコン層の領域と領域の境界
に相当する部分の非晶質シリコン層１６の上に形成す
る。次に、レジスト層４０の開口部を通して、例えば酸
素イオンをイオン注入する（図４参照）。イオン注入の
条件を以下のとおりとすることができる。 注入エネルギー： １５ ｋｅＶ ドーズ量 ： ２×１０16／ｃｍ2 尚、酸素イオンの代わりに窒素イオンを用いてもよい。
酸素イオンや窒素イオンの注入された非晶質シリコン層
１６ＢはＳｉＯ2あるいはＳｉＮになり、結晶成長が抑
制される。あるいは又、アルゴンイオンを用いてもよ
い。アルゴンイオンの注入された非晶質シリコン層１６
Ｂでは結晶成長が抑制される。即ち、酸素イオン等のイ
オン注入によって、非晶質シリコン層１６が各領域１６
Ａに分離される。
にレジスト層４０を形成し、フォトリソグラフィ技術に
よって、レジスト層４０に開口部を設ける。かかる開口
部は、分離すべき非晶質シリコン層の領域と領域の境界
に相当する部分の非晶質シリコン層１６の上に形成す
る。次に、レジスト層４０の開口部を通して、例えば酸
素イオンをイオン注入する（図４参照）。イオン注入の
条件を以下のとおりとすることができる。 注入エネルギー： １５ ｋｅＶ ドーズ量 ： ２×１０16／ｃｍ2 尚、酸素イオンの代わりに窒素イオンを用いてもよい。
酸素イオンや窒素イオンの注入された非晶質シリコン層
１６ＢはＳｉＯ2あるいはＳｉＮになり、結晶成長が抑
制される。あるいは又、アルゴンイオンを用いてもよ
い。アルゴンイオンの注入された非晶質シリコン層１６
Ｂでは結晶成長が抑制される。即ち、酸素イオン等のイ
オン注入によって、非晶質シリコン層１６が各領域１６
Ａに分離される。
【００３２】（実施例−３）実施例−３は、本発明の方
法をトップゲート型ｐ型薄膜トランジスタから成るＭＯ
Ｓ型トランジスタの製造に適用した例である。
法をトップゲート型ｐ型薄膜トランジスタから成るＭＯ
Ｓ型トランジスタの製造に適用した例である。
【００３３】［工程−３００］先ず、石英から成る絶縁
基板１０の上に全面に、非晶質シリコン層１６を従来の
ＣＶＤ法で堆積させる（図５の（Ａ）参照）。非晶質シ
リコン層１６の厚さは、例えば４０ｎｍとする。非晶質
シリコン層１６の堆積温度を、４５０〜５５０゜Ｃとす
ることが望ましい。これ以上の堆積温度にすると、堆積
した非晶質シリコン層１６中に多結晶が不規則に成長し
てしまうからである。次に、非晶質シリコン層１６の高
密度化及び均一性向上のため、非晶質シリコン層１６の
焼き締めアニールを行う。焼き締めアニールの条件とし
て、不活性ガス雰囲気下、４００゜Ｃ、１時間を例示す
ることができる。
基板１０の上に全面に、非晶質シリコン層１６を従来の
ＣＶＤ法で堆積させる（図５の（Ａ）参照）。非晶質シ
リコン層１６の厚さは、例えば４０ｎｍとする。非晶質
シリコン層１６の堆積温度を、４５０〜５５０゜Ｃとす
ることが望ましい。これ以上の堆積温度にすると、堆積
した非晶質シリコン層１６中に多結晶が不規則に成長し
てしまうからである。次に、非晶質シリコン層１６の高
密度化及び均一性向上のため、非晶質シリコン層１６の
焼き締めアニールを行う。焼き締めアニールの条件とし
て、不活性ガス雰囲気下、４００゜Ｃ、１時間を例示す
ることができる。
【００３４】あるいは又、非晶質シリコン層１６の形成
の代わりに、全面に多結晶シリコン層をＣＶＤ法等で形
成し、次いで、かかる多結晶シリコン層にＳｉイオンを
イオン注入して、多結晶シリコン層を非晶質シリコン層
とすることにより、全面に非晶質シリコン層１６を形成
することもできる。この場合、イオン注入の条件とし
て、以下の条件を例示することができる。 注入エネルギー： ４０ｋｅＶ ドーズ量 ： １×１０13／ｃｍ2 イオン種 ： Ｓｉ
の代わりに、全面に多結晶シリコン層をＣＶＤ法等で形
成し、次いで、かかる多結晶シリコン層にＳｉイオンを
イオン注入して、多結晶シリコン層を非晶質シリコン層
とすることにより、全面に非晶質シリコン層１６を形成
することもできる。この場合、イオン注入の条件とし
て、以下の条件を例示することができる。 注入エネルギー： ４０ｋｅＶ ドーズ量 ： １×１０13／ｃｍ2 イオン種 ： Ｓｉ
【００３５】［工程−３１０］その後、従来のフォトリ
ソグラフィ技術及びエッチング技術によって非晶質シリ
コン層１６をパターニングして、分離された非晶質シリ
コン層の領域１６Ａを形成する（図５の（Ｂ）参照）。
この領域１６Ａの大きさは５〜１００μｍ2であること
が望ましい。また、この領域１６Ａの内部にＴＦＴを形
成するので、この領域１６ＡはＴＦＴ形成予定領域を含
むことが必要である。更に、この領域１６Ａは、滑らか
な曲線又は直線部分を含んだ滑らかな曲線で囲まれてい
ることが望ましい。具体的には、この領域１６Ａの外形
は、円、楕円、丸味を帯びた多角形等とすることが望ま
しい。
ソグラフィ技術及びエッチング技術によって非晶質シリ
コン層１６をパターニングして、分離された非晶質シリ
コン層の領域１６Ａを形成する（図５の（Ｂ）参照）。
この領域１６Ａの大きさは５〜１００μｍ2であること
が望ましい。また、この領域１６Ａの内部にＴＦＴを形
成するので、この領域１６ＡはＴＦＴ形成予定領域を含
むことが必要である。更に、この領域１６Ａは、滑らか
な曲線又は直線部分を含んだ滑らかな曲線で囲まれてい
ることが望ましい。具体的には、この領域１６Ａの外形
は、円、楕円、丸味を帯びた多角形等とすることが望ま
しい。
【００３６】［工程−３２０］次に、分離された１つの
非晶質シリコン層の領域１６Ａ内に、１カ所にのみ核成
長の種となる核成長領域１８を形成する。即ち、全面に
レジスト層を形成し、フォトリソグラフィ技術によって
核成長領域を形成すべき部分以外のレジスト層を除去す
る。そして、かかるレジスト層２０をマスクとして、Ｓ
ｉイオンのイオン注入を行う（図５の（Ｃ）参照）。Ｓ
ｉイオンのイオン注入条件を、例えば、以下のとおりと
することができる。 注入エネルギー： １５ ｋｅＶ ドーズ量 ： ２×１０16／ｃｍ2 これによって、レジスト層２０で被覆され且つイオン注
入されなかった非晶質シリコン層の部分が核成長領域１
８となる。尚、核成長領域１８は、分離された１つの非
晶質シリコン層の領域１６Ａ内に１カ所のみ形成するこ
とが、均一な結晶粒を得るために重要である。尚、Ｓｉ
+の代わりにＧｅ+を使用することもできる。核成長領域
は、分離された１つの非晶質シリコン層の領域内であっ
てチャネル形成予定領域以外の位置に形成されているこ
とが望ましい。あるいは又、核成長領域は、分離された
１つの非晶質シリコン層の領域の端部近傍に形成されて
いることが望ましい。
非晶質シリコン層の領域１６Ａ内に、１カ所にのみ核成
長の種となる核成長領域１８を形成する。即ち、全面に
レジスト層を形成し、フォトリソグラフィ技術によって
核成長領域を形成すべき部分以外のレジスト層を除去す
る。そして、かかるレジスト層２０をマスクとして、Ｓ
ｉイオンのイオン注入を行う（図５の（Ｃ）参照）。Ｓ
ｉイオンのイオン注入条件を、例えば、以下のとおりと
することができる。 注入エネルギー： １５ ｋｅＶ ドーズ量 ： ２×１０16／ｃｍ2 これによって、レジスト層２０で被覆され且つイオン注
入されなかった非晶質シリコン層の部分が核成長領域１
８となる。尚、核成長領域１８は、分離された１つの非
晶質シリコン層の領域１６Ａ内に１カ所のみ形成するこ
とが、均一な結晶粒を得るために重要である。尚、Ｓｉ
+の代わりにＧｅ+を使用することもできる。核成長領域
は、分離された１つの非晶質シリコン層の領域内であっ
てチャネル形成予定領域以外の位置に形成されているこ
とが望ましい。あるいは又、核成長領域は、分離された
１つの非晶質シリコン層の領域の端部近傍に形成されて
いることが望ましい。
【００３７】［工程−３３０］その後、レジスト層２０
を除去し、固相成長アニールによって核成長領域１８か
ら結晶粒２２を成長させる（図５の（Ｄ）参照）。固相
成長アニールの条件を、例えば、 温度：５５０〜８００゜Ｃ 時間：０．５〜２０時間 とすることができる。こうして、領域１６Ａ内に均一な
結晶粒２２を得ることができる。
を除去し、固相成長アニールによって核成長領域１８か
ら結晶粒２２を成長させる（図５の（Ｄ）参照）。固相
成長アニールの条件を、例えば、 温度：５５０〜８００゜Ｃ 時間：０．５〜２０時間 とすることができる。こうして、領域１６Ａ内に均一な
結晶粒２２を得ることができる。
【００３８】［工程−３４０］以降、従来の方法でトッ
プゲート型薄膜ｐ型トランジスタを作製する。即ち、ト
ランジスタを形成すべき領域以外の領域に存在する結晶
粒をフォトリソグラフィ法及びエッチング法によって除
去する。その後、結晶粒２２の上に厚さ３０ｎｍのＳｉ
Ｏ2から成るゲート酸化膜１４を堆積させ、更に非晶質
シリコン層又は多結晶シリコン層を１００ｎｍその上に
堆積させ、フォトリソグラフィ法及びエッチング法によ
って、非晶質シリコン層又は多結晶シリコン層をパター
ニングして、ゲート電極１２を形成する（図６の（Ａ）
参照）。
プゲート型薄膜ｐ型トランジスタを作製する。即ち、ト
ランジスタを形成すべき領域以外の領域に存在する結晶
粒をフォトリソグラフィ法及びエッチング法によって除
去する。その後、結晶粒２２の上に厚さ３０ｎｍのＳｉ
Ｏ2から成るゲート酸化膜１４を堆積させ、更に非晶質
シリコン層又は多結晶シリコン層を１００ｎｍその上に
堆積させ、フォトリソグラフィ法及びエッチング法によ
って、非晶質シリコン層又は多結晶シリコン層をパター
ニングして、ゲート電極１２を形成する（図６の（Ａ）
参照）。
【００３９】そして、レジストマスクを利用して、イオ
ン注入を行い、ソース・ドレイン領域２４を形成する。
イオン注入の条件を、 イオン種 ： Ｂイオン 注入エネルギー： １０ ｋｅＶ ドーズ量 ： ３×１０15／ｃｍ2 あるいは、 イオン種 ： ＢＦ2イオン 注入エネルギー： ３５ ｋｅＶ ドーズ量 ： ３×１０15／ｃｍ2 とすることができる。次に、例えば、電気炉を用いてソ
ース・ドレイン領域の活性化アニールを行う。活性化ア
ニールの条件を、例えば、 温度：９００゜Ｃ 時間：２０分 とすることができる。あるいは又、ＲＴＡ法にて、１１
００゜Ｃ×１０秒程度の活性化アニールとすることもで
きる。
ン注入を行い、ソース・ドレイン領域２４を形成する。
イオン注入の条件を、 イオン種 ： Ｂイオン 注入エネルギー： １０ ｋｅＶ ドーズ量 ： ３×１０15／ｃｍ2 あるいは、 イオン種 ： ＢＦ2イオン 注入エネルギー： ３５ ｋｅＶ ドーズ量 ： ３×１０15／ｃｍ2 とすることができる。次に、例えば、電気炉を用いてソ
ース・ドレイン領域の活性化アニールを行う。活性化ア
ニールの条件を、例えば、 温度：９００゜Ｃ 時間：２０分 とすることができる。あるいは又、ＲＴＡ法にて、１１
００゜Ｃ×１０秒程度の活性化アニールとすることもで
きる。
【００４０】その後、層間絶縁層２６としてＳｉＮ層を
１００ｎｍ、ＰＳＧ層を１５０〜２００ｎｍ全面に堆積
させ、層間絶縁層２６に開口部をＲＩＥ法にて形成し、
かかる開口部及び層間絶縁層２６上に金属配線材料をス
パッタ法で形成し、次いで、金属配線材料をパターニン
グして配線層２８を形成する（図６の（Ｂ）参照）。こ
うして、トップゲート型薄膜ｐ型トランジスタから成る
ＭＯＳ型トランジスタを完成させる。
１００ｎｍ、ＰＳＧ層を１５０〜２００ｎｍ全面に堆積
させ、層間絶縁層２６に開口部をＲＩＥ法にて形成し、
かかる開口部及び層間絶縁層２６上に金属配線材料をス
パッタ法で形成し、次いで、金属配線材料をパターニン
グして配線層２８を形成する（図６の（Ｂ）参照）。こ
うして、トップゲート型薄膜ｐ型トランジスタから成る
ＭＯＳ型トランジスタを完成させる。
【００４１】（実施例−４）実施例−４は、実施例−３
の変形である。実施例−４が実施例−３と相違する点
は、分離された非晶質シリコン層の領域１６Ａを形成す
る方法（［工程−３１０］及び図５の（Ｂ）参照）が異
なる点にある。その他の工程は、実施例−３と同様とす
ることができる。以下、相違点のみを説明する。
の変形である。実施例−４が実施例−３と相違する点
は、分離された非晶質シリコン層の領域１６Ａを形成す
る方法（［工程−３１０］及び図５の（Ｂ）参照）が異
なる点にある。その他の工程は、実施例−３と同様とす
ることができる。以下、相違点のみを説明する。
【００４２】実施例−３の［工程−３００］の後、全面
にレジスト層４０を形成し、フォトリソグラフィ技術に
よって、レジスト層４０に開口部を設ける。かかる開口
部は、分離すべき非晶質シリコン層の領域と領域の境界
に相当する部分の非晶質シリコン層１６の上に形成す
る。次に、レジスト層４０の開口部を通して、例えば酸
素イオンをイオン注入する（図７参照）。イオン注入の
条件を、実施例−２と同様とすることができる。これに
よって、非晶質シリコン層１６が、イオン注入された非
晶質シリコン層１６Ｂによって、各領域１６Ａに分離さ
れる。
にレジスト層４０を形成し、フォトリソグラフィ技術に
よって、レジスト層４０に開口部を設ける。かかる開口
部は、分離すべき非晶質シリコン層の領域と領域の境界
に相当する部分の非晶質シリコン層１６の上に形成す
る。次に、レジスト層４０の開口部を通して、例えば酸
素イオンをイオン注入する（図７参照）。イオン注入の
条件を、実施例−２と同様とすることができる。これに
よって、非晶質シリコン層１６が、イオン注入された非
晶質シリコン層１６Ｂによって、各領域１６Ａに分離さ
れる。
【００４３】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこの実施例に限定されるものではな
い。実施例で説明した各種の数値、条件等は例示であ
り、適宜変更することができる。石英から成る絶縁基板
を例にとり説明したが、シリコン基板とＳｉＯ2から成
る酸化膜の組み合わせ、あるいはガラス基板、更に、シ
リコン基板上にトランジスタやキャパシタ等の素子を形
成した後、その上にＳｉ3Ｎ4、ＳｉＯ2、ＰＳＧ等の層
間絶縁層を形成し、これを絶縁基材とすることもでき
る。
明したが、本発明はこの実施例に限定されるものではな
い。実施例で説明した各種の数値、条件等は例示であ
り、適宜変更することができる。石英から成る絶縁基板
を例にとり説明したが、シリコン基板とＳｉＯ2から成
る酸化膜の組み合わせ、あるいはガラス基板、更に、シ
リコン基板上にトランジスタやキャパシタ等の素子を形
成した後、その上にＳｉ3Ｎ4、ＳｉＯ2、ＰＳＧ等の層
間絶縁層を形成し、これを絶縁基材とすることもでき
る。
【００４４】各実施例においては、分離された非晶質シ
リコン層の領域を形成した後、かかる領域に１カ所核成
長の種となる核成長領域を形成したが、先ず、非晶質シ
リコン層に核成長領域を形成した後、分離された非晶質
シリコン層の領域を形成してもよい。尚、この場合にお
いても、分離された１つの非晶質シリコン層の領域内
に、１カ所にのみ核成長の種となる核成長領域を形成す
る。
リコン層の領域を形成した後、かかる領域に１カ所核成
長の種となる核成長領域を形成したが、先ず、非晶質シ
リコン層に核成長領域を形成した後、分離された非晶質
シリコン層の領域を形成してもよい。尚、この場合にお
いても、分離された１つの非晶質シリコン層の領域内
に、１カ所にのみ核成長の種となる核成長領域を形成す
る。
【００４５】分離された非晶質シリコン層の領域の各々
は、隣接する領域と完全に分離されていることが最も好
ましいが、隣接する２つの領域の一部分がつながってい
る状態も、非晶質シリコン層の領域が分離された状態に
あると云え、本発明に包含される。
は、隣接する領域と完全に分離されていることが最も好
ましいが、隣接する２つの領域の一部分がつながってい
る状態も、非晶質シリコン層の領域が分離された状態に
あると云え、本発明に包含される。
【００４６】核成長の種となる核成長領域の形成方法
も、各実施例で説明した以外の方法を採用することがで
きる。例えば、非晶質シリコン層の上にリソグラフィー
技術を用いて遮光性マスクを形成し、かかる遮光性マス
クを用いて、非晶質シリコン層にエキシマレーザ光を照
射して核成長領域を形成することも可能である。
も、各実施例で説明した以外の方法を採用することがで
きる。例えば、非晶質シリコン層の上にリソグラフィー
技術を用いて遮光性マスクを形成し、かかる遮光性マス
クを用いて、非晶質シリコン層にエキシマレーザ光を照
射して核成長領域を形成することも可能である。
【００４７】更には、図８に示すように、絶縁基材１０
表面に微細な凹部３０を形成した後、凹部３０内を含む
絶縁基材１０表面に多結晶シリコン層３２を形成し（図
８の（Ａ）参照）、多結晶シリコン層にイオン注入を施
して凹部内にある多結晶シリコン層を除くシリコン層を
非晶質化して非晶質シリコン層３２Ａを形成する（図８
の（Ｂ）参照）。その後、かかる非晶質シリコン層をエ
ッチングやイオン注入等することによって、分離された
非晶質シリコン層の領域を形成する（図８の（Ｃ）参
照）。こうして、分離された１つの非晶質シリコン層の
領域内に、１カ所にのみ核成長の種となる核成長領域
（この場合、凹部３０内にある多結晶シリコン層３２）
を形成することができる。凹部３０は、例えば０．５×
０．５μｍ、深さ５０ｎｍとすることができる。また、
イオン注入によるシリコン層の非晶質化は、 注入エネルギー：４０ｋｅＶ ドーズ量 ：３×１０15〜２×１０16／ｃｍ2 イオン種 ：Ｓｉ又はＧｅ といった条件で行うことができる。尚、凹部内にある多
結晶シリコン層の一部分が非晶質化されても差し支えな
い。
表面に微細な凹部３０を形成した後、凹部３０内を含む
絶縁基材１０表面に多結晶シリコン層３２を形成し（図
８の（Ａ）参照）、多結晶シリコン層にイオン注入を施
して凹部内にある多結晶シリコン層を除くシリコン層を
非晶質化して非晶質シリコン層３２Ａを形成する（図８
の（Ｂ）参照）。その後、かかる非晶質シリコン層をエ
ッチングやイオン注入等することによって、分離された
非晶質シリコン層の領域を形成する（図８の（Ｃ）参
照）。こうして、分離された１つの非晶質シリコン層の
領域内に、１カ所にのみ核成長の種となる核成長領域
（この場合、凹部３０内にある多結晶シリコン層３２）
を形成することができる。凹部３０は、例えば０．５×
０．５μｍ、深さ５０ｎｍとすることができる。また、
イオン注入によるシリコン層の非晶質化は、 注入エネルギー：４０ｋｅＶ ドーズ量 ：３×１０15〜２×１０16／ｃｍ2 イオン種 ：Ｓｉ又はＧｅ といった条件で行うことができる。尚、凹部内にある多
結晶シリコン層の一部分が非晶質化されても差し支えな
い。
【００４８】ＭＯＳ型トランジスタは実施例のみに限定
されない。例えば、チャネル領域の上下にゲート電極を
形成した所謂ＸＭＯＳ型トランジスタにも本発明の方法
を適用することができる。
されない。例えば、チャネル領域の上下にゲート電極を
形成した所謂ＸＭＯＳ型トランジスタにも本発明の方法
を適用することができる。
【００４９】
【発明の効果】本発明においては、分離された１つの非
晶質シリコン層の領域内に、１カ所にのみ核成長の種と
なる核成長領域を形成するので、１つの領域内で成長し
た結晶粒が、他の領域で成長した結晶粒と接触すること
がなく、しかも１つの領域内に複数の結晶粒が成長する
ことを抑制することが可能となる。従って、より均質で
欠陥の少ない大きな結晶粒を形成することができる。
晶質シリコン層の領域内に、１カ所にのみ核成長の種と
なる核成長領域を形成するので、１つの領域内で成長し
た結晶粒が、他の領域で成長した結晶粒と接触すること
がなく、しかも１つの領域内に複数の結晶粒が成長する
ことを抑制することが可能となる。従って、より均質で
欠陥の少ない大きな結晶粒を形成することができる。
【００５０】また、本発明のＭＯＳ型トランジスタの作
製方法によれば、結晶欠陥の少ない大きな結晶粒からト
ランジスタを作製することができ、トランジスタの立ち
上がり特性、リーク特性を向上させることができる。ま
た、ソース・ドレイン領域の抵抗を低減でき、トランジ
スタの電流駆動能力を向上させることができる。更に、
チャネル形成領域に結晶粒界が存在しないので、閾値電
圧のばらつきが無くなり、リーク電流の小さい、電流駆
動能力の大きなトランジスタを作製することができる。
また、本発明のＭＯＳ型トランジスタの作製方法によっ
て作製されたＴＦＴをＳＲＡＭの負荷素子として用いた
場合、低消費電流が達成でき、耐アルファ線特性や信頼
性を向上させることができる。
製方法によれば、結晶欠陥の少ない大きな結晶粒からト
ランジスタを作製することができ、トランジスタの立ち
上がり特性、リーク特性を向上させることができる。ま
た、ソース・ドレイン領域の抵抗を低減でき、トランジ
スタの電流駆動能力を向上させることができる。更に、
チャネル形成領域に結晶粒界が存在しないので、閾値電
圧のばらつきが無くなり、リーク電流の小さい、電流駆
動能力の大きなトランジスタを作製することができる。
また、本発明のＭＯＳ型トランジスタの作製方法によっ
て作製されたＴＦＴをＳＲＡＭの負荷素子として用いた
場合、低消費電流が達成でき、耐アルファ線特性や信頼
性を向上させることができる。
【図１】実施例−１の工程を説明するための、半導体素
子の模式的な一部断面図である。
子の模式的な一部断面図である。
【図２】分離された非晶質シリコン層及び核成長領域を
模式的に示す平面図である。
模式的に示す平面図である。
【図３】図１に引き続き、実施例−１の工程を説明する
ための、半導体素子の模式的な一部断面図である。
ための、半導体素子の模式的な一部断面図である。
【図４】実施例−２の工程の一部を説明するための、半
導体素子の模式的な一部断面図である。
導体素子の模式的な一部断面図である。
【図５】実施例−３の工程を説明するための、半導体素
子の模式的な一部断面図である。
子の模式的な一部断面図である。
【図６】実施例−３により作製されたトップゲート型Ｔ
ＦＴの模式的な一部断面図である。
ＦＴの模式的な一部断面図である。
【図７】実施例−４の工程の一部を説明するための、半
導体素子の模式的な一部断面図である。
導体素子の模式的な一部断面図である。
【図８】本発明の半導体結晶の成長方法の別の例を説明
するための、半導体素子の模式的な一部断面図である。
するための、半導体素子の模式的な一部断面図である。
【図９】従来のシード位置制御単一結晶粒薄膜トランジ
スタの製造工程を示すための、半導体素子の模式的断面
図である。
スタの製造工程を示すための、半導体素子の模式的断面
図である。
【図１０】図９とは別の従来のシード位置制御単一結晶
粒薄膜トランジスタの製造工程を示すための、半導体素
子の模式的断面図である。
粒薄膜トランジスタの製造工程を示すための、半導体素
子の模式的断面図である。
【図１１】従来のシード位置制御単一結晶粒薄膜トラン
ジスタの製造における問題点を説明するための模式的な
平面図である。
ジスタの製造における問題点を説明するための模式的な
平面図である。
１０ 絶縁基板 １２ ゲート電極 １４ ゲート酸化膜 １６ 非晶質シリコン層 １６Ａ 非晶質シリコン層の領域 １８ 核成長領域 ２０ レジスト層 ２２ 結晶粒 ２４ ソース・ドレイン領域 ２６ 層間絶縁層 ２８ 配線層 ３０ 凹部 ３２ 多結晶シリコン層 ３２Ａ 非晶質シリコン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｙ
Claims (7)
- 【請求項１】非晶質シリコン層を絶縁基板上に形成し、
該非晶質シリコン層から結晶粒を形成する半導体結晶の
成長方法であって、 分離された１つの非晶質シリコン層の領域内に、１カ所
にのみ核成長の種となる核成長領域を形成することを特
徴とする半導体結晶の成長方法。 - 【請求項２】前記分離された１つの非晶質シリコン層の
領域の面積は５〜１００μｍ2であり、かかる領域は、
滑らかな曲線又は直線部分を含んだ滑らかな曲線で囲ま
れていることを特徴とする請求項１に記載の半導体結晶
の成長方法。 - 【請求項３】前記核成長領域は、分離された１つの非晶
質シリコン層の領域内であってチャネル形成予定領域以
外の位置に形成されていることを特徴とする請求項１又
は請求項２に記載の半導体結晶の成長方法。 - 【請求項４】前記核成長領域は、分離された１つの非晶
質シリコン層の領域の端部近傍に形成されていることを
特徴とする請求項１又は請求項２に記載の半導体結晶の
成長方法。 - 【請求項５】分離された１つの非晶質シリコン層の領域
は、非晶質シリコン層をエッチングすることによって形
成されることを特徴とする請求項１乃至請求項４のいず
れか１項に記載の半導体結晶の成長方法。 - 【請求項６】分離された１つの非晶質シリコン層の領域
は、非晶質シリコン層への酸素イオン、窒素イオン又は
アルゴンイオンのイオン注入によって形成されることを
特徴とする請求項１乃至請求項４のいずれか１項に記載
の半導体結晶の成長方法。 - 【請求項７】非晶質シリコン層を絶縁基板上に形成し、
該非晶質シリコン層から結晶粒を形成した後、成長した
結晶粒にソース・ドレイン領域及びチャネル領域を形成
するＭＯＳ型トランジスタの製造方法であって、 分離された１つの非晶質シリコン層の領域内に、１カ所
にのみ核成長の種となる核成長領域を形成することを特
徴とするＭＯＳ型トランジスタの作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31426392A JPH06151305A (ja) | 1992-10-30 | 1992-10-30 | 半導体結晶の成長方法及びｍｏｓ型トランジスタの作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31426392A JPH06151305A (ja) | 1992-10-30 | 1992-10-30 | 半導体結晶の成長方法及びｍｏｓ型トランジスタの作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151305A true JPH06151305A (ja) | 1994-05-31 |
Family
ID=18051255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31426392A Pending JPH06151305A (ja) | 1992-10-30 | 1992-10-30 | 半導体結晶の成長方法及びｍｏｓ型トランジスタの作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151305A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002009192A1 (en) * | 2000-07-24 | 2002-01-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, liquid crystal display device, el display device, semiconductor film producing method, and semiconductor device producing method |
-
1992
- 1992-10-30 JP JP31426392A patent/JPH06151305A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002009192A1 (en) * | 2000-07-24 | 2002-01-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, liquid crystal display device, el display device, semiconductor film producing method, and semiconductor device producing method |
| US6906346B2 (en) | 2000-07-24 | 2005-06-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, liquid crystal display device, EL display device, method for fabricating semiconductor thin film, and method for manufacturing the semiconductor device |
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