JPH06260416A - 半導体結晶の成長方法及びｍｏｓ型トランジスタの作製方法 - Google Patents

Abstract

(57)【要約】 【目的】より結晶欠陥を少なくすることができ、均一に
結晶成長させ得る半導体結晶の成長方法及びＭＯＳ型ト
ランジスタの作製方法を提供する。 【構成】半導体結晶の成長方法は、（イ）絶縁基板１０
上に非晶質半導体層１６を形成し、次いで、（ロ）この
非晶質半導体層１６の所定の領域１６Ａに、ドーパント
となり得る不純物をイオン注入し、その後、（ハ）非晶
質半導体層に低温アニール処理を施して所定の領域から
結晶粒を固相成長させて、非晶質半導体層から多結晶又
は単結晶２０を形成する工程、から成る。ＭＯＳ型トラ
ンジスタの作製方法は、工程（ハ）の後に、（ニ）多結
晶又は単結晶にチャネル領域及びソース・ドレイン領域
を形成する工程を備える。不純物として、リン、ヒ素あ
るいはホウ素を挙げることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体薄膜の形成方法
及びＭＯＳ型トランジスタの作製方法に関する。かかる
ＭＯＳ型トランジスタは、例えば、液晶表示装置の画素
駆動素子若しくは周辺素子、又は負荷素子型のスタティ
ックランダムアクセスメモリ（ＳＲＡＭ）の負荷素子と
して用いることができる。

【０００２】

【従来の技術】アモルファス状シリコンあるいは多結晶
シリコンの薄膜を用いた薄膜トランジスタ（以下、ＴＦ
Ｔと略す）を負荷素子に用いた積層型ＳＲＡＭが提案さ
れている。また、ＴＦＴは、液晶表示装置の画素駆動素
子若しくは周辺素子等にも使用されている。オン電流特
性、サブスレッショールド特性、オン／オフ電流比等に
高性能を要求されるＴＦＴにおいては、通常、多結晶シ
リコン薄膜が用いられる。

【０００３】多結晶シリコン中には、単結晶シリコン中
よりも、シリコン原子の未結合手が高密度に存在し、そ
れらがＴＦＴのオフ時におけるリーク電流発生の原因と
なり、ＴＦＴのオン時における動作速度の低下の原因と
もなっている。従って、ＴＦＴの特性を向上させるため
には、結晶欠陥の少ない均一な多結晶シリコン薄膜ある
いは単結晶シリコン薄膜を形成することが重要な課題で
ある。

【０００４】多結晶シリコン結晶粒の形成は、従来、通
常の化学的気相成長法、あるいはランダム固相成長法に
よって行われている。しかしながら、通常の化学的気相
成長法では、大きな多結晶シリコン結晶粒を形成しよう
とした場合、均一な膜質を有し且つ低リークで高移動度
を有する多結晶シリコン膜を形成することは困難であ
る。ランダム固相成長法では、多結晶シリコン結晶粒の
粒径が１μｍ以上の大粒径化された多結晶シリコン薄膜
を形成することは可能であるが、多結晶シリコン結晶粒
を選択的に成長させることが難しく、しかもＴＦＴ活性
領域内に結晶粒界が存在することが多い。その結果、粒
界領域の多少によって、リーク電流や閾値電圧等のＴＦ
Ｔ特性にばらつきが生じ、ＴＦＴの信頼性が低下するだ
けでなく、ＴＦＴのライフタイムの短縮を招く。

【０００５】ポリシリコン薄膜を用いた場合のこれらの
問題を改善するために、近年、非晶質化のためのＳｉ⁺
注入ドーズ量を所定の位置において少なくしておき、か
かる所定の位置に結晶化のためのシリコン核を残す方法
が、例えば、特開平３−１２５４２２号公報に開示され
ている。

【０００６】この特開平３−１２５４２２号公報に開示
された方法を、図５の形成工程図に基づき説明する。先
ず、図５の（Ａ）に示すように、絶縁基板５１上の多結
晶シリコン層５２に低ドーズ量でシリコン（Ｓｉ⁺）を
イオン注入を行い、多結晶シリコンを非晶質化する。そ
の後、低温固相成長法によって、非晶質化したシリコン
層を多結晶化して、多結晶シリコン層５２Ａを形成す
る。次いで、図５の（Ｂ）に示すように、多結晶シリコ
ン層５２Ａの上面にリソグラフィー技術を用いてレジス
トマスク５３を形成し、レジストマスク５３で被覆され
ていない多結晶シリコン層５２Ａに高ドーズ量でＳｉ⁺
を選択的にイオン注入する。イオン注入された領域は非
晶質化する。その後、レジストマスク５３を除去して、
図５の（Ｃ）に示すように、低温固相成長法によって低
ドーズ量にてイオン注入した多結晶シリコンから成る領
域を中心にしてシリコン結晶を成長させ、単結晶シリコ
ン領域５４を形成する。

【０００７】

【発明が解決しようとする課題】特開平３−１２５４２
２号公報に記載された方法を実際の半導体結晶の成長方
法に適用する場合、Ｓｉ⁺イオンの低ドーズ量イオン注
入の後に非晶質化された半導体層にレジストマスク５３
を形成した後、高ドーズ量のＳｉ⁺注入を必要とする。
このように、シリコン核の形成のために２度に亙るイオ
ン注入を必要し、特に２回目のＳｉ⁺注入は高ドーズ量
（１×１０¹⁶／ｃｍ²以上）を必要とするために、イオ
ン注入に長時間を要し、生産性が低いという問題を有す
る。

【０００８】従って、本発明の目的は、より結晶欠陥を
少なくすることができ、高い生産性にて、一層早い成長
速度でしかも均一に結晶成長させ得る半導体結晶の成長
方法及びＭＯＳ型トランジスタの作製方法を提供するこ
とにある。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体結晶の成長方法は、（イ）絶縁基板
上に非晶質半導体層を形成する工程と、（ロ）この非晶
質半導体層の所定の領域に、ドーパントとなり得る不純
物をイオン注入する工程と、（ハ）非晶質半導体層に低
温アニール処理を施して所定の領域から結晶粒を固相成
長させて、非晶質半導体層から多結晶又は単結晶を形成
する工程、から成ることを特徴とする。ドーパントとな
り得る不純物として、リン、ヒ素あるいはホウ素を挙げ
ることができる。非晶質半導体層は、例えば非晶質シリ
コンから成る。また、多結晶又は単結晶は、例えば多結
晶又は単結晶シリコンから成る。

【００１０】上記の目的を達成するための本発明のＭＯ
Ｓ型トランジスタの作製方法は、（イ）絶縁基板上に非
晶質半導体層を形成する工程と、（ロ）この非晶質半導
体層の所定の領域に、ドーパントとなり得る不純物をイ
オン注入する工程と、（ハ）非晶質半導体層に低温アニ
ール処理を施して所定の領域から結晶粒を固相成長させ
て、非晶質半導体層から多結晶又は単結晶を形成する工
程と、（ニ）この多結晶又は単結晶にチャネル領域及び
ソース・ドレイン領域を形成する工程、から成ることを
特徴とする。ドーパントとなり得る不純物として、リ
ン、ヒ素あるいはホウ素を挙げることができる。非晶質
半導体層は、例えば非晶質シリコンから成る。また、多
結晶又は単結晶は、例えば多結晶又は単結晶シリコンか
ら成る。

【００１１】本発明のＭＯＳ型トランジスタの作製方法
の一態様においては、ＭＯＳ型トランジスタはｎ形トラ
ンジスタであり、前記不純物はリン又はヒ素であり、前
記所定の領域は、非晶質半導体層のソース・ドレイン形
成予定領域に位置する。あるいは又、ＭＯＳ型トランジ
スタはｎ形トランジスタであり、前記不純物はホウ素で
あり、前記所定の領域は、非晶質半導体層のソース・ド
レイン形成予定領域及びチャネル形成予定領域以外の領
域に位置する。

【００１２】更に、本発明のＭＯＳ型トランジスタの作
製方法の別の態様においては、ＭＯＳ型トランジスタは
ｐ形トランジスタであり、前記不純物はホウ素であり、
前記所定の領域は、非晶質半導体層のソース・ドレイン
形成予定領域に位置する。あるいは又、ＭＯＳ型トラン
ジスタはｐ形トランジスタであり、前記不純物はリン又
はヒ素であり、前記所定の領域は、非晶質半導体層のソ
ース・ドレイン形成予定領域及びチャネル形成予定領域
以外の領域に位置する。

【００１３】尚、非晶質半導体層の所定の領域にイオン
注入されたドーパントとなり得る不純物と、ソース・ド
レイン領域を形成するためにイオン注入される不純物と
は、同種であっても異種であってもよい。

【００１４】

【作用】文献「表面選択Ｐドープ法による非晶質Ｓｉ膜
の横方向固相成長」，電子通信学会，１９８７年，ＳＤ
Ｍ８７−１６３、によれば、非晶質シリコン中にリンを
ドーピングすることにより、横方向の固相エピタキシャ
ル成長速度を早くし、且つ、非晶質の多結晶化を抑える
ことができるとされている。

【００１５】非晶質半導体層の所望の位置に選択的に結
晶粒を成長させるためには、結晶成長の早い領域と遅い
領域を非晶質半導体層に分離して形成する必要がある。
結晶成長の早い領域（即ち、結晶成長のための核が形成
される領域）は、本発明によれば、ドーパントとなり得
る不純物（例えばリン）を非晶質半導体層の所定の領域
にイオン注入することによって形成される。かかる不純
物が存在する領域において結晶化に必要とされるエネル
ギー障壁は、かかる不純物が存在しない領域における非
晶質半導体層の結晶化に必要とされるエネルギー障壁よ
りも低くなると考えられる。それ故、ドーパントとなり
得る不純物がイオン注入された領域は結晶成長の早い領
域となり、かかる領域から結晶粒の固相成長が開始す
る。

【００１６】特開平３−１２５４２２号公報に開示され
た技術においては、所定の領域に以外の領域の結晶成長
速度がＳｉイオンの注入によって抑制され、所定の領域
から結晶粒の固相成長が開始する。これに対して、本発
明においては、所定の領域にドーパントとなり得る不純
物イオンを注入し、かかる所定の領域から結晶粒の固相
成長を開始させる。本発明の方法における全体的な固相
成長速度は、特開平３−１２５４２２号公報に開示され
た技術によるよりも早い。

【００１７】

【実施例】以下、実施例に基づき、図面を参照して本発
明を説明する。尚、図面は、各工程を説明するためのト
ランジスタ等の模式的な一部断面図である。

【００１８】（実施例−１）実施例−１は、本発明の方
法をボトムゲート型ｐ形薄膜トランジスタから成るＭＯ
Ｓ型トランジスタの製造に適用した例である。以下、図
１及び図２を参照して実施例−１を説明する。ドーパン
トとなり得る不純物として、リン又はヒ素を用いた。

【００１９】［工程−１００］先ず、石英から成る絶縁
基板１０の上に、従来の方法に基づき、非晶質シリコン
層又は多結晶シリコン層を厚さ１００ｎｍ堆積させ、フ
ォトリソグラフィ技術及びエッチング技術によってゲー
ト電極１２を形成する。次に、全面にＳｉＯ₂から成る
ゲート酸化膜１４を、通常の方法にて、厚さ３０ｎｍ堆
積させる。こうして、図１の（Ａ）に模式的な一部断面
図で示す構造を得ることができる。

【００２０】［工程−１１０］次に、全面に非晶質シリ
コンから成る非晶質半導体層１６を、従来のＣＶＤ法で
堆積させる（図１の（Ｂ）参照）。非晶質半導体層１６
の厚さを、例えば４０ｎｍとする。非晶質半導体層１６
の堆積温度を４５０〜５５０゜Ｃとすることが望まし
い。これ以上の堆積温度にすると、堆積した非晶質半導
体層１６中に多結晶が不規則に成長してしまうからであ
る。次に、非晶質半導体層１６の高密度化及び均一性向
上のため、非晶質半導体層１６の焼き締めアニールを行
うことが望ましい。焼き締めアニールの条件として、Ｎ
₂等の不活性ガス雰囲気下、４００゜Ｃ、１時間を例示
することができる。あるいは、焼き締めアニールの代わ
りにシリコンイオンのイオン注入を行ってもよい。シリ
コンイオンのイオン注入条件を、例えば以下のとおりと
することができる。 注入エネルギー： １５ｋｅＶ ドーズ量 ： ２×１０¹⁶／ｃｍ² イオン種 ： Ｓｉ

【００２１】あるいは又、非晶質半導体層１６の形成の
代わりに、全面に多結晶シリコン層をＣＶＤ法等で形成
し、次いで、かかる多結晶シリコン層にＳｉイオンをイ
オン注入して、多結晶シリコン層を非晶質シリコンから
成る非晶質半導体層とすることにより、全面に非晶質半
導体層１６を形成することもできる。この場合、イオン
注入の条件として、以下の条件を例示することができ
る。 注入エネルギー： ４０ｋｅＶ ドーズ量 ： １×１０¹³／ｃｍ² イオン種 ： Ｓｉ

【００２２】［工程−１２０］その後、全面にレジスト
層１８を形成し、フォトリソグラフィ技術によってレジ
スト層１８の所定の領域に開口部１８Ａを設ける（図１
の（Ｃ）参照）。開口部１８Ａは、０．３５〜０．５μ
ｍ径程度の大きさが望ましい。開口部１８Ａの位置を、
ゲート電極１２から約０．５μｍ離し、しかも、実施例
−１においては、非晶質半導体層のソース・ドレイン形
成予定領域以外の領域に位置させる必要がある。

【００２３】［工程−１３０］次に、かかるレジスト層
１８をマスクとして、ドーパントとなり得る不純物であ
るリン（Ｐ）イオンのイオン注入を行う（図１の（Ｄ）
参照）。リンイオンのイオン注入条件を、例えば、以下
のとおりとすることができる。 注入エネルギー： １５ ｋｅＶ ドーズ量 ： ３×１０¹⁵／ｃｍ² これによって、レジスト層の開口部１８Ａの底部に位置
する非晶質半導体層の所定の領域１６Ａにリンイオンが
注入され、かかる非晶質半導体層の所定の領域１６Ａ
が、結晶粒の成長のための核となる。あるいは又、リン
の代わりにヒ素イオンをイオン注入することができる。
ヒ素イオンのイオン注入条件を、例えば、以下のとおり
とすることができる。 注入エネルギー： １５ ｋｅＶ ドーズ量 ： １×１０¹⁶／ｃｍ²

【００２４】［工程−１４０］その後、レジスト層１８
を除去し、低温アニール処理によって所定の領域１６Ａ
から結晶粒を固相成長させて、多結晶シリコン又は単結
晶シリコンから成る多結晶又は単結晶２０（以下、単に
単結晶半導体領域ともいう）を形成する（図１の（Ｅ）
参照）。低温アニール処理の条件を、例えば、 温度：５５０〜８００゜Ｃ 時間：０．５〜２０時間 とすることができる。こうして、非晶質半導体層の所定
の領域１６Ａから均一な結晶粒を形成することができ
る。

【００２５】［工程−１５０］次いで、ＭＯＳ型トラン
ジスタを形成すべき領域以外の単結晶半導体領域をフォ
トリソグラフィ技術及びエッチング技術によって除去す
る（図２の（Ａ）参照）。そして、レジストマスクを利
用して、イオン注入を行い、ソース・ドレイン領域２２
を形成する。イオン注入の条件を、例えば、 イオン種 ： Ｂイオン 注入エネルギー： １０ ｋｅＶ ドーズ量 ： ３×１０¹⁵／ｃｍ² あるいは、 イオン種 ： ＢＦ₂イオン 注入エネルギー： ３５ ｋｅＶ ドーズ量 ： ３×１０¹⁵／ｃｍ² とすることができる。次に、例えばＲＴＡ（Rapid Ther
mal Annealing）法により、ソース・ドレイン領域２２
の活性化アニールを行う。活性化アニールの条件を、例
えば、 温度：４８０〜１０５０゜Ｃ 時間：１０秒 とすることができる。この活性化アニールは、ＮＨ₃ガ
ス雰囲気下で行うことが望ましい。ＮＨ₃ガスの流量
を、例えば１〜３リットル／分とする。ＮＨ₃ガス雰囲
気下で活性化アニールを行うことによって、単結晶半導
体領域２０中のシリコンの未結合手に水素が結合する。
しかも、単結晶半導体領域２０の表面に窒化シリコン層
（図示せず）が形成され、活性化アニール中に、単結晶
半導体領域中のシリコンと結合した水素が単結晶半導体
領域２０から脱離することを抑制することができる。

【００２６】［工程−１６０］その後、層間絶縁層２４
としてＳｉＮ層を１００ｎｍ、ＰＳＧ層を１５０〜２０
０ｎｍ全面に堆積させ、層間絶縁層２４にＲＩＥ等によ
り開口部を形成し、かかる開口部及び層間絶縁層２４上
に金属配線材料をスパッタ法で形成し、次いで、金属配
線材料をパターニングして配線層２６を形成する（図２
の（Ｂ）参照）。こうして、ボトムゲート型薄膜ｐ形ト
ランジスタから成るＭＯＳ型トランジスタを完成させ
る。

【００２７】（実施例−２）実施例−２は、本発明の方
法をトップゲート型ｐ形薄膜トランジスタから成るＭＯ
Ｓ型トランジスタの製造に適用した例である。以下、図
３及び図４を参照して実施例−２を説明する。ドーパン
トとなり得る不純物としてリンを用いた。

【００２８】［工程−２００］先ず、石英から成る絶縁
基板１０の上に全面に、非晶質シリコンから成る非晶質
半導体層１６を従来のＣＶＤ法で堆積させる（図３の
（Ａ）参照）。非晶質半導体層１６の厚さを、例えば４
０ｎｍとする。非晶質半導体層１６の堆積条件、焼き締
めアニールの条件あるいはシリコンイオンのイオン注入
条件を実施例−１と同様とすることができる。

【００２９】あるいは又、実施例−１で説明したよう
に、非晶質半導体層１６の形成の代わりに、全面に多結
晶シリコンから成る多結晶半導体層をＣＶＤ法等で形成
し、次いで、かかる多結晶半導体層にＳｉイオンをイオ
ン注入して、多結晶半導体層を非晶質半導体層とするこ
とにより、全面に非晶質半導体層１６を形成することも
できる。

【００３０】［工程−２１０］その後、全面にレジスト
層１８を形成し、フォトリソグラフィ技術によってレジ
スト層１８の所定の領域に開口部１８Ａを設ける（図３
の（Ｂ）参照）。開口部１８Ａは、０．３５〜０．５μ
ｍ径程度の大きさが望ましい。開口部１８Ａの位置を、
ゲート電極形成予定領域から約０．５μｍ離し、しか
も、実施例−２においては、非晶質半導体層のソース・
ドレイン形成予定領域以外の領域に位置させる必要があ
る。

【００３１】［工程−２２０］次に、かかるレジスト層
１８をマスクとして、ドーパントとなり得る不純物であ
るリン（Ｐ）イオンのイオン注入を行う（図３の（Ｃ）
参照）。リンイオンのイオン注入条件を、例えば、以下
のとおりとすることができる。 注入エネルギー： １５ ｋｅＶ ドーズ量 ： ３×１０¹⁵／ｃｍ² これによって、レジスト層の開口部１８Ａの底部に位置
する非晶質半導体層の所定の領域１６Ａにリンイオンが
注入され、かかる非晶質半導体層の所定の領域１６Ａ
が、結晶粒の成長のための核となる。あるいは又、リン
の代わりにヒ素イオンをイオン注入することができる。
ヒ素イオンのイオン注入条件を、例えば、以下のとおり
とすることができる。 注入エネルギー： １５ｋｅＶ ドーズ量 ： １×１０¹⁶／ｃｍ²

【００３２】その後、非晶質半導体層１６から結晶粒を
固相成長させて多結晶あるいは単結晶シリコンから成る
多結晶あるいは単結晶（単結晶半導体領域２０と呼ぶ）
を形成する（図３の（Ｄ）参照）。固相成長のための低
温アニールの条件を、例えば、 温度：５５０〜８００゜Ｃ 時間：０．５〜２０時間 とすることができる。

【００３３】［工程−２３０］次いで、ＭＯＳ型トラン
ジスタを形成すべき領域以外の単結晶半導体領域をフォ
トリソグラフィ技術及びエッチング技術によって除去す
る。その後、単結晶半導体領域２０の上に厚さ３０ｎｍ
のＳｉＯ₂から成るゲート酸化膜１４を堆積させ、更に
非晶質シリコン層又は多結晶シリコン層を１００ｎｍそ
の上に堆積させ、フォトリソグラフィ技術及びエッチン
グ技術によって、非晶質シリコン層又は多結晶シリコン
層をパターニングして、ゲート電極１２を形成する（図
４の（Ａ）参照）。

【００３４】そして、レジストマスクを利用して、イオ
ン注入を行い、ソース・ドレイン領域２２を形成し、次
に、ソース・ドレイン領域２２の活性化アニールを行
う。イオン注入の条件を実施例−１と同様とすることが
できる。また、活性化アニールの条件を、電気炉を用い
て、例えば以下のとおりとすることができる。 温度：９００゜Ｃ 時間：２０分 あるいは又、ＲＴＡ法にて、１１００゜Ｃ×１０秒程度
の活性化アニールとすることもできる。

【００３５】［工程−２４０］その後、層間絶縁層２４
としてＰＳＧ層を１５０〜２００ｎｍ全面に堆積させ、
層間絶縁層２４に開口部をＲＩＥ法にて形成し、かかる
開口部及び層間絶縁層２４上に金属配線材料をスパッタ
法で形成し、次いで、金属配線材料をパターニングして
配線層２６を形成する（図４の（Ｂ）参照）。こうし
て、トップゲート型薄膜ｐ形トランジスタから成るＭＯ
Ｓ型トランジスタを完成させる。

【００３６】（実施例−３）実施例−３は、本発明の方
法をボトムゲート型ｐ形薄膜トランジスタから成るＭＯ
Ｓ型トランジスタの製造に適用した例である。実施例−
１との相違点は、ドーパントと成り得る不純物としてホ
ウ素を用いた点にある。以下、実施例−１との相違点の
みを説明する。

【００３７】［工程−３００］先ず、石英から成る絶縁
基板の上にゲート電極を形成し、次に、ゲート酸化膜を
堆積させる。その後、全面に非晶質シリコンから成る非
晶質半導体層を形成する。これらの工程は、実施例−１
の［工程−１００］及び［工程−１１０］と同様とする
ことができ、詳細な説明は省略する。

【００３８】［工程−３１０］その後、全面にレジスト
層を形成し、フォトリソグラフィ技術によってレジスト
層に開口部を設ける。開口部は、０．３５〜０．５μｍ
径程度の大きさが望ましい。開口部の位置は、非晶質半
導体層のソース・ドレイン形成予定領域に位置させるこ
とが望ましいが、これに限るものではない。

【００３９】［工程−３２０］次に、かかるレジスト層
をマスクとして、ドーパントとなり得る不純物であるホ
ウ素（Ｂ）イオンのイオン注入を行う。ホウ素イオンの
イオン注入条件を、例えば、以下のとおりとすることが
できる。 注入エネルギー： ５ｋｅＶ ドーズ量 ： ２×１０¹⁶／ｃｍ² これによって、レジスト層の開口部の底部に位置する非
晶質半導体層の所定の領域にホウ素イオンが注入され、
かかる非晶質半導体層の所定の領域が、結晶粒の成長の
ための核となる。

【００４０】［工程−３３０］その後、レジスト層を除
去し、低温アニール処理によってイオン注入された非晶
質半導体層の領域から結晶粒を固相成長させて、多結晶
又は単結晶を形成する。次いで、ＭＯＳ型トランジスタ
を形成すべき領域以外の領域をフォトリソグラフィ技術
及びエッチング技術によって除去する。そして、レジス
トマスクを利用して、イオン注入を行い、ソース・ドレ
イン領域を形成した後、活性化アニールを行う。その
後、層間絶縁層としてＳｉＮ層を１００ｎｍ、ＰＳＧ層
を１５０〜２００ｎｍ全面に堆積させ、層間絶縁層にＲ
ＩＥ等により開口部を形成し、かかる開口部及び層間絶
縁層上に金属配線材料をスパッタ法で形成し、次いで、
金属配線材料をパターニングして配線層を形成する。こ
うして、ボトムゲート型薄膜ｐ形トランジスタから成る
ＭＯＳ型トランジスタを完成させる。以上の工程は、実
施例−１の［工程−１４０］〜［工程−１６０］と同様
とすることができ、その詳細な説明は省略する。

【００４１】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。実施例で説明した各種の数値、条件、ＭＯＳ型
トランジスタの構造等は例示であり、適宜変更すること
ができる。石英から成る絶縁基板を例にとり実施例を説
明したが、シリコン基板とＳｉＯ₂から成る酸化膜の組
み合わせ、あるいはガラス基板、更に、シリコン基板上
にトランジスタやキャパシタ等の素子を形成した後、そ
の上にＳｉＮ、ＳｉＯ₂、ＰＳＧ等の層間絶縁層を形成
し、これを絶縁基材とすることもできる。

【００４２】ＭＯＳ型トランジスタとして、トップゲー
ト型及びボトムゲート型薄膜ｐ形トランジスタ以外に
も、トップゲート型薄膜ｎ形トランジスタ、ボトムゲー
ト型薄膜ｎ形トランジスタ等を例示することができる。
また、例えば、チャネル領域を挟んで一対のゲート電極
が形成された所謂ＸＭＯＳ型トランジスタにも本発明の
半導体薄膜の形成方法を適用することができる。

【００４３】実施例−３ではボトムゲート型ｐ形薄膜ト
ランジスタを例にとり本発明を説明したが、実施例−３
の方法を、実施例−２で説明したトップゲート型ｐ形薄
膜トランジスタに適用することができる。

【００４４】また、ボトムゲート型あるいはトップゲー
ト型ｎ形薄膜トランジスタも、実施例−１〜実施例−３
と概ね同様の方法で作製することができる。この場合、
ドーパントとなり得る不純物としてリン又はヒ素を使用
するときには、所定の領域を、非晶質半導体層のソース
・ドレイン形成予定領域に位置させることが望ましい。
また、ドーパントとなり得る不純物としてホウ素を使用
するときには、所定の領域を、非晶質半導体層の非晶質
半導体層のソース・ドレイン形成予定領域及びチャネル
形成予定領域以外の領域に位置させることが必要であ
る。

【００４５】

【発明の効果】本発明の半導体結晶の形成方法によれ
ば、チャネル領域に結晶粒界が存在しない結晶粒を形成
することができ、トランジスタの閾値電圧のばらつきが
なくなり、リーク電流の小さい、電流駆動能力の大きな
トランジスタを作製することが可能になる。また、所定
の領域にドーパントとなり得る不純物イオンを注入し、
かかる所定の領域から結晶粒の固相成長を開始させの
で、全体的な固相成長速度が早くなる。

【００４６】また、本発明のＭＯＳ型トランジスタの作
製方法によって作製されるトランジスタにおいては、動
作速度、立ち上がり特性、リーク電流特性の向上を図る
ことができる。また、本発明の作製方法に基づきＳＲＡ
Ｍの負荷素子を作製した場合、低消費電流を達成でき、
しかも耐α線特性が向上し、素子の信頼性を高めること
ができる。

【図面の簡単な説明】

【図１】実施例−１の半導体結晶の成長方法の工程を説
明するための、模式的な一部断面図である。

【図２】図１に引き続き、実施例−１のＭＯＳ型トラン
ジスタの作製工程を説明するための、模式的な一部断面
図である。

【図３】実施例−２の半導体結晶の成長方法の工程を説
明するための、模式的な一部断面図である。

【図４】図３に引き続き、実施例−２のＭＯＳ型トラン
ジスタの作製工程を説明するための、模式的な一部断面
図である。

【図５】従来の半導体結晶の成長方法を説明するため
の、模式的な一部断面図である。

【符号の説明】 １０ 絶縁基板 １２ ゲート電極 １４ ゲート酸化膜 １６ 非晶質半導体層 １６Ａ 非晶質半導体層の所定の領域 １８ レジスト層 １８Ａ 開口部 ２０ 単結晶半導体領域 ２２ ソース・ドレイン領域 ２４ 層間絶縁層 ２６ 配線層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｙ

Claims (8)

【特許請求の範囲】
1. 【請求項１】（イ）絶縁基板上に非晶質半導体層を形成
   する工程と、 （ロ）該非晶質半導体層の所定の領域に、ドーパントと
   なり得る不純物をイオン注入する工程と、 （ハ）該非晶質半導体層に低温アニール処理を施して該
   所定の領域から結晶粒を固相成長させて、非晶質半導体
   層から多結晶又は単結晶を形成する工程、 から成ることを特徴とする半導体結晶の成長方法。
2. 【請求項２】前記不純物は、リン、ヒ素あるいはホウ素
   であることを特徴とする請求項１に記載の半導体結晶の
   成長方法。
3. 【請求項３】（イ）絶縁基板上に非晶質半導体層を形成
   する工程と、 （ロ）該非晶質半導体層の所定の領域に、ドーパントと
   なり得る不純物をイオン注入する工程と、 （ハ）該非晶質半導体層に低温アニール処理を施して該
   所定の領域から結晶粒を固相成長させて、非晶質半導体
   層から多結晶又は単結晶を形成する工程と、 （ニ）該多結晶又は単結晶にチャネル領域及びソース・
   ドレイン領域を形成する工程、 から成ることを特徴とするＭＯＳ型トランジスタの作製
   方法。
4. 【請求項４】前記不純物は、リン、ヒ素あるいはホウ素
   であることを特徴とする請求項３に記載のＭＯＳ型トラ
   ンジスタの作製方法。
5. 【請求項５】ＭＯＳ型トランジスタはｎ形トランジスタ
   であり、前記不純物はリン又はヒ素であり、前記所定の
   領域は、非晶質半導体層のソース・ドレイン形成予定領
   域に位置することを特徴とする請求項４に記載のＭＯＳ
   型トランジスタの作製方法。
6. 【請求項６】ＭＯＳ型トランジスタはｎ形トランジスタ
   であり、前記不純物はホウ素であり、前記所定の領域
   は、非晶質半導体層のソース・ドレイン形成予定領域及
   びチャネル形成予定領域以外の領域に位置することを特
   徴とする請求項４に記載のＭＯＳ型トランジスタの作製
   方法。
7. 【請求項７】ＭＯＳ型トランジスタはｐ形トランジスタ
   であり、前記不純物はホウ素であり、前記所定の領域
   は、非晶質半導体層のソース・ドレイン形成予定領域に
   位置することを特徴とする請求項４に記載のＭＯＳ型ト
   ランジスタの作製方法。
8. 【請求項８】ＭＯＳ型トランジスタはｐ形トランジスタ
   であり、前記不純物はリン又はヒ素であり、前記所定の
   領域は、非晶質半導体層のソース・ドレイン形成予定領
   域及びチャネル形成予定領域以外の領域に位置すること
   を特徴とする請求項４に記載のＭＯＳ型トランジスタの
   作製方法。